基于斜坡电荷泵控制的高速低抖动锁相环

本文提出了一种新型高速低抖动锁相环架构。通过实时监测鉴频鉴相器的输出产生线性斜坡电荷泵电流,实现了自适应带宽控制。主要通过在传统锁相环的基础上,巧妙地设计了一个快速启动电路和一个斜坡电荷泵电路。首先,使能快速启动电路实现对环路滤波器的快速预充电;然后当鉴频鉴相器输出的充电电流脉宽超过设定的最小值时,斜坡电流控制电路将线性增加电荷泵电流,从而实现了快速响应和低相位噪声。同时,通过零温度系数电荷泵电流的设计,保证了高速低抖动指标的温度稳定性。所设计的新型锁相环架构已在一款基于0.35 μm的DSP处理芯片中得到验证。测试结果显示所设计斜坡电荷泵锁相环在宽温度范围内使得锁定时间提高了60%,且峰峰值抖动仅有0.3%的良好特性。     

基于电荷泵锁相环的有源环路滤波器的设计

环路滤波器是锁相环中的一个关键模块,对宽带高压VCO进行调谐时,常采用有源滤波器。在论述了电荷泵锁相环基本原理的基础上,对有源环路滤波器的结构以及滤波器对锁相环性能的影响进行了分析,推导出有源环路滤波器参数的设计方法。根据课题设计了三阶有源环路滤波器,用ADS工具对锁相环系统性能进行仿真,仿真结果与理论相吻合。实验结果表明,所设计的滤波器满足了课题的要求,验证了本方法的正确性。     

电荷泵PLL中PFD的设计

在电荷泵锁相环CP-PLL原理分析基础上,对其重要的组成模块鉴频鉴相器(PFD)进行了详细的理论分析和电路设计.在VCO的动态范围内,可实现任意频率误差下的快速频率跟踪,并最终实现零相位锁定.和一般的鉴相器比较,PFD工作在大的范围(-2π～ 2π),实现零相位误差.电路通过了基于上华0.5μmCMOS工艺的HSPICE模拟仿真验证,得到在5V电源电压和27MHz/s的参考频率下,PFD的增益Kpd为5/4πV/rad.     

电荷泵锁相环环路滤波器参数设计与分析

从环路滤波器的基本概念出发,主要论述了电荷泵锁相环环路滤波器参数的设计方法(包括1阶,2阶,3阶环路滤波器),通过比较闭环的参数设计方法的不足,提出了一种新的开环环路滤波器参数的设计方法,并做出总结,最后利用Cadence公司Virtuoso系列主要对二阶无源低通滤波器进行仿真,验证了本方法的正确性,有一定的实用价值。     

一种500MHz高性能锁相环的设计

在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构.它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片(ASIC)和系统芯片(SOC)的实现提供最基础且最重要的可应用时钟产生电路.模拟结果表明,该锁相环可稳定输出500MHz时钟信号,稳定时间小于700 ns,在1.8V电源下的功耗小于18mW,噪声小于180mV.     

一种500MHz高性能锁相环的设计

随着专用集成芯片（ASIC）和系统芯片（SOC）的飞速发展,芯片内部生成可变频率的稳定时钟变得至关重要,设计一个高性能锁相环正是适应了这样的需求。本文在传统锁相环结构的基础上设计了一种高速、低功耗、低噪声的高性能嵌入式混合信号锁相环结构。它可以在片内产生多分组高频稳定时钟信号,从而为先进的专用集成芯片（ASIC）和系统芯片（SOC）的实现提供最基础且最重要的可应用时钟产生电路。模拟结果表明：该锁相环可稳定输出500 MHz时钟信号,稳定时间小于700ns,在1．8V电源下的功耗小于18mW,噪声小于180mV。     

一种低电流失配的鉴频鉴相器与电荷泵设计

基于0.18 μm SiGe BiCMOS工艺提出了一种低电流失配的鉴频鉴相器和电荷泵。鉴频鉴相器采用改进的边沿触发型结构,D触发器和与门等模块均基于电流模逻辑,能够抑制共模噪声并减小鉴相死区;电荷泵中设计了电流补偿偏置电路,能够减小沟道长度调制效应等因素的影响,降低电流失配。通过抑制鉴频鉴相器和电荷泵的上述非理想效应可以降低其造成的相位误差,进而优化锁相环的带内相噪。在典型工艺角下,3.3 V电源电压供电,电荷泵输出电流为3.2 mA时,补偿后0.7~2.8 V电压范围内充放电电流失配度小于1%,鉴频鉴相器和电荷泵电流噪声为-214.199 dBA/Hz @100 kHz。流片测试得到锁相环的相位噪声为-138.34 dBc/Hz @100 kHz,表明设计的鉴频鉴相器和电荷泵具有低电流失配和低带内相位噪声。     

单片BiCMOS超高频接收机中锁相环的设计

集成电荷泵锁相环的接收芯片工作在ISM频段：290-470MHz,采用AMS0．8μm BiCMOS工艺,npn管的特征频率为12GHz,横向pnp的特征频率为650MHz。锁相环中鉴频鉴相器和电荷泵的设计方案基本消除了死区。压控振荡器采用LC负阻结构,中心振荡频率为433MHz,调谐范围为290-520MHz,频偏为100kHz时的相位噪声约为-98dBC／Hz．分频器采用堆叠式结构以降低功耗,PLL在5V的工作电压下功耗仅为1．4mA。     

电荷泵锁相环的全数字DFT测试法

以电荷泵锁相环为对象,提出了针对电荷泵锁相环各个模块的不同测试方法,着重论述了如何在一个完整的测试方案中把不同的测试方法结合起来--即采用电荷泵锁相环的全数字可测试性设计(DFT)法.这种测试方法简单、成本较低,具有较高的开发价值.     

一种10GHz 0.13µm CMOS 低杂散低抖动锁相环

介绍了一种10 GHz低杂散、低抖动锁相环电路。利用改进的压控振荡器和具有较小延迟复位时间动态鉴频鉴相器有效降低锁相环相位噪声,同时讨论了高频分频器噪声以及电荷泵电流失配的优化方法。电路采用中芯国际0.13µm 1.2V射频CMOS工艺实现。测量结果表明,锁相环RMS抖动为757 fs (1KHz到10MHz); 在10 kHz、1 MHz频偏处的相位噪声分别为-89与-118.1dBc/Hz;参考频率杂散低于-77dBc。芯片面积0.32 mm2,功耗30.6mW。     

A low spur, low jitter 10-GHz phase-locked loop in 0.13-μm CMOS technology

This paper presents a 10-GHz low spur and low jitter phase-locked loop (PLL).An improved low phase noise VCO and a dynamic phase frequency detector with a short delay reset time are employed to reduce the noise of the PLL.We also discuss the methodology to optimize the high frequency prescaler's noise and the charge pump's current mismatch.The chip was fabricated in a SMIC 0.13-μm RF CMOS process with a 1.2-V power supply.The measured integrated RMS jitter is 757 fs (1 kHz to 10 MHz); the phase noise is -89 and-118.1 dBc/Hz at 10 kHz and 1 MHz frequency offset,respectively; and the reference frequency spur is below -77 dBc.The chip size is 0.32 mm2 and the power consumption is 30.6 mW.     

A low spur,low jitter 10-GHz phase-locked loop in 0.13-μm CMOS technology

This paper presents a 10-GHz low spur and low jitter phase-locked loop(PLL).An improved low phase noise VCO and a dynamic phase frequency detector with a short delay reset time are employed to reduce the noise of the PLL.We also discuss the methodology to optimize the high frequency prescaler's noise and the charge pump's current mismatch.The chip was fabricated in a SMIC 0.13-μm RF CMOS process with a 1.2-V power supply.The measured integrated RMS jitter is 757 fs(1 kHz to 10 MHz);the phase noise is-89 ...     

显示控制CMOS锁相环频率合成器设计

从工程的角度出发,设计了一个应用于显示控制芯片的新颖实用的CMOS锁相环频率合成器.详细论述了系统设计的关键问题,研究了电荷泵充放电电流匹配、精度和输出电压等工程设计问题,并对环路滤波器的计算和仿真以及压控振荡器的噪声性能进行了研究.采用1st Si 0.25μm的CMOS混合信号工艺对整个电路系统进行了带版图寄生的后仿真,仿真结果表明锁相环频率合成器设计的正确性.     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

锁相环频率综合器中高性能电荷泵设计

本文基于0.18μm CMOS工艺设计并实现了一种新的高性能电荷泵电路。采用宽输入范围的轨到轨运算放大器和自偏置共源共栅电流镜技术提高了电荷泵在宽输出电压范围内的电流匹配精度;同时,提出通过增加预充电电流源技术来提高电荷泵的初始充电电流,以缩短CPPLLs的建立时间。测试结果表明电荷泵在0.4～1.7V输出电压范围内失配电流小于0.4%,充电电流为100μA,预充电电流为70μA。在1.8V电源电压下,电荷泵电路锁定时的平均功耗为0.9mW。     

一种低噪声全差分电荷泵型锁相环的实现*

采用HHGrace 180 nm CMOS工艺实现了一款低噪声全差分电荷泵型锁相环,可为物理层芯片提供精确且稳定的时钟信号。鉴频鉴相器和分频器采用电流模逻辑电路构成基本单元,提高了锁相环的工作速度;设计了一种改进型差分电荷泵,引入共模反馈使电荷泵输出电压的静态工作点更加稳定,提高了锁相环的相位噪声性能。测试结果表明,该锁相环功耗小于24 mW,芯片面积为510 μm×620 μm,锁定时间小于2.5 μs,相位噪声为-108 dBc/Hz@100 kHz、-113 dBc/Hz@1 MHz。     

1.2 GHz CMOS全集成锁相环的设计

在分析影响锁相环性能的各种因素的基础上,采用相应的优化方法设计了一款全集成的1．2GHz LC锁相环。详细介绍了该锁相环中各模块电路（包括LC型压控振荡器,预分频器,分频器,鉴频／鉴相器,含有带隙基准电流源的电荷泵以及片上无源滤波器等）的设计,并且给出了仿真结果。该锁相环采用SMIC0．18μm RF CMOS工艺设计实现,其中无源滤波器也集成在片上,实现了完全片上集成。