WiMAX中多码率LDPC解码器的设计与实现

针对WiMAX中多码率LDPC码,提出一种多码率LDPC解码器结构,并且在FPGA上实现了该解码器.实验结果表明:该解码器完全可以满足IEEE802.16e标准中多码率的实现要求,而且具有高吞吐率、高性能的特点.     

AVS-M视频解码器设计和实现

设计实现了新的国家视频压缩标准AVS-M的软件解码器,介绍了程序设计流程和方法,在奔腾4代CPU计算机上实现了352×288 CIF图像的实时解码.     

新一代高清晰度多标准视频解码器解决方案

富士通微电子（上海）有限公司正式发布其下一代高清晰度多标准视频解码器解决方案——MB86H61系列SoC。此款系列器件主要应用于数字电视机顸盒,一体机,适用于欧洲付费电视市场、南美ISDB—T市场、中国有线电视及地面电视（CTrB）等市场。产品样片即日起开始提供。     

一种AVS高清视频解码器的设计

提出了一种在150MHz工作频率下实现AVS高清视频解码器的设计方案,对性能要求进行了分析,指出了解码器设计需要解决的问题,给出了整体设计架构。对各关键环节的优化提出了设计方案,并在FPGA上验证该解码器。     

一种新型视频解码器的结构设计与硬件实现

视频解码芯片是数字电视信号接收机的关键部件,文中介绍了一种新型视频解码器的结构设计与硬件实现,详细阐述了解码器的总体框架、主要模块的功能及结构.由模拟前端模块,实现模数变换功能,梳子滤波器完成亮度和色度信号的分离,CENRDE模块完成色彩增强,噪声去除.增强缩放器完成隔行到逐行的变换以及缩放功能,最后输出格式模块完成显示格式的转化.结果表明本结构和设计得到较好的解码效果.     

多标准视频解码器运动补偿存储架构设计

设计了一种适用于多标准视频解码器的存储架构,采用并行多级流水线用以实现AVS,MPEG-2,H.264标准中不同模式的图像预测计算,缓存机制避免了频繁访问外部存储器SDRAM,提高了运动补偿计算性能,减少了计算周期。使用90 nm的CMOS工艺库,在135 MHz的工作频率下综合,电路规模为45 kgate(千门)左右,处理一宏块需要大约520个时钟周期,结果表明该设计满足高清视频处理的要求。     

适用于MPEG2 MP@ML标准的视频解码器设计

设计了一个适用于 MPEG2 MP@ML 标准的视频解码器结构 ,用 VHDL 语言进行了系统级的仿真和综合。系统工作时钟频率 40 MHz。用标准图象测试序列进行了验证 ,给出了测试结果和有关参数 ,满足 MPEG2 MP@ML 视频解码的实时处理要求。     

富士通微电子推出新一代高清晰度多标准视频解码器解决方案

2010年5月20日．富士通微电子（上海）有限公司宣布正式发布其下一代高清晰度多标准视频解码器解决方案——MB86H61系列SoC。此款系列芯片主要应用于数字电视机顶盒／一体机．适用于欧洲付费电视市场、南美ISDB-T市场、中国有线电视及地面电视（CTTB）等市场。产品样片即日起开始提供。     

DTMF双音多频解码器

ＤＴＭＦ双音多频解码器陈昱翰本文介绍的ＤＴＭＦ双音多场解码器电路，特点是解码不受重复码的限制，如“１１４”、“８８８”等，百、十、个位组码可实现“０００—９９９”，应用于有线、无线通信，可方便灵活地完成选呼、组呼、群呼等功能。电路工作原理如图１所示。...     

AVS视频解码器的PC实现

本文主要介绍了AVS视频解码的关键技术及解码原理。针对AVS视频解码器开源代码RM52J_r1解码效率相对低下的问题,根据该开源代码设计了新的AVS解码器。实验结果表明,在保证解码质量的前提下,解码速度有了很大的提高,基本上能达到实时解码的要求。     

兼容多标准的高效运动补偿新结构

为有效解决运动补偿的多标准兼容问题,该文提出了一种改进的适用于多标准运动补偿的新插值算法结构,新插值算法基于文中提出的RL(Rounding Last)策略和DTS(Diagonal Two Step)策略,其采用一种统一的两步插值结构有效地兼容了各标准中亮度分量和色度分量的插值。基于新算法,设计实现了一种可重构的多标准运动补偿硬件电路,该电路采用了基于可变块大小的运动补偿结构。实现结果表明,与JM8.4中基于44固定块大小的运动补偿结构相比,所设计的电路使得带宽需求降低了27%~50%,平均单次访问外部存储器的突发长度提高了1.22~2.25倍;电路在125 MHz工作频率下可满足全高清1080 p (19201080) 30帧/s的实时解码需求。     

多标准视频硬件解码器的存储器地址映射方法

提出了一种支持多标准视频的存储器地址映射方法,用一个简洁的公式把视频图像映射到DDR SDRAM的存储空间.该方法兼顾运动补偿模块、去块效应滤波模块(或重建模块)和显示模块的不同需求特点,通过充分减少DDR SDRAM非读写命令的额外延时,达到较高的存储器接口效率.     

基于通用DSP的视频解码器的优化实现

随着多媒体和网络技术的发展,视频监控、智能手机等嵌入式系统得到了广泛应用。嵌入式平台资源有限,结构特殊,加上视频解码计算复杂,导致嵌入式平台上视频解码器的优化实现难度大、周期长。基于TMS320C6416通用DSP平台,给出了一套完整的移植优化方法,该方法依次从算法级、结构级和代码级进行优化,实现了解码速度快、恢复视频质量好的MPEG-4解码器。测试表明,该解码器可以对D1视频进行两路以上实时解码,本文方法典型、有效,对于通用芯片上编解码器的移植优化具有参考意义。     

基于NVDK的AVS-M视频解码器的实现与优化

研究了AVS-M视频编码技术特点和NVDK C6416的体系结构,设计了一种基于NVDK C6416硬件平台的AVS-M视频解码器.阐述了AVS-M视频解码器的硬件实现和软件优化方法,经优化后的解码器能实现AVS-M视频的实时解码,具有可靠性高、体积小、功耗低和易于升级等特点.     

A Real-Time Video Decoder for Digital HDTV

In this paper, an architecture for real-time digital HDTV video decoding is presented. Our architecture is based on a dual decoding datapath controlled in a fixed schedule with an efficient write-back scheme for anchor pictures. The decoding datapath is synchronized at the block (8 × 8 pixels) level. Unlike other decoding approaches such as the slice bar decoding method and the cross-divide method, our scheme reduces memory access contention problem to achieve real-time HDTV decoding without a high cost in overall decoder buffers, architecture, and bus. In comparison to data-flow approaches, our method eliminates the complexity associated with tagged data operations. Our anchor picture storage is organized to minimize page-breaks during memory accesses. Simulation shows that with a relatively low rate 81 MHz clock, our decoder can decode MPEG-2 MP@HL HDTV in real-time, based on an ATSC video format of 1,920 × 1,080 pixels/frame at 30 frames/s, at a bit rate of 18 to 20 Mbps.     

AVS视频码流解析软件QtAVS的设计与实现

码流分析对音视频编码标准产业化和应用十分重要.针对我国组织制订的AVS视频编解码标准GB/T 20090.2,利用新一代面向对象、跨平台的图形用户界面语言Qt设计实现了AVS视频码流解析软件QtAVS,该软件能够正确解析AVS视频码流,并可在序列、帧、块3个层次上对码流元素进行可视化显示.QtAVS的所有源代码已在AV...     

数字视频解码器SAA7110

SAA7110是Philips公司生产的可编程前端视频解码器 ,它可将输入的视频信号转换为YUV数字信号。文章介绍了SAA7110的主要特点、结构原理和引脚功能 ,比较了SAA7110与SAA7111的不同之处 ,给出了应用中应注意的重点引脚 ,最后介绍了它的应用连接和一个图像采集系统的应用结构。     

一种高性能可重用Viterbi译码器的设计

设计了一个可重用、可升级的基四流水线结构Viterbi译码器.设计中采用了基四流水、前向追踪、同址写回和分块管理技术,并利用处理单元(PE: Process Element)互联技术,对译码器的结构进行了抽象和参数化处理,使卷积码生成多项式、PE个数和回溯深度等可根据实际需要重新配置.在TSMC 0.18 μm CMOS 工艺下, 成功地实现了带删除的64状态(4,1,6) Viterbi 译码器,电路规模仅3万门,译码速率可达12.5 Mbps,功耗为15 mW;在ST 0.13 μm CMOS工艺下,也获得了同样的性能,功耗仅为4.7 mW.该Viterbi译码器已被应用于DAB接收机芯片中.