PCI总线加权优先循环仲裁算法

文章介绍了在PCI系统结构中新的总线仲裁机制,提出了加权优先循环算法。该算法是基于优先算法和公平循环算法的访问策略,它的特点是避免了优先算法中高优先级的PCI主设备在重新请求访问总线时独占总线,同时也解决了公平循环算法中各主设备对总线访问的平均性问题,使得仲裁器可以根据不同设备的性能要求,分配不同设备不同加权因子,使高性能和高速度设备能及时访问总线,降低访问延迟时间。     

嵌入式系统中PCI总线仲裁器的设计与实现

描述了PCI总线仲裁的原理和仲裁算法,阐述了用可编程器件实现总线仲裁的具体方法,并实现了一个双主设备仲裁器。     

主从式片上总线系统交易级的实现

在总线的主设备上增设了实时操作系统的任务优先级分配机制,基于蒙特卡罗选择实现总线仲裁器的仲裁策略,建立不同类型的从设备存储器模型。运用SystemC在交易级实现整个总线系统模型,并对该模型进行仿真。实验结果证实了仲裁算法的有效性。     

基于FPGA的PCI总线仲裁器设计

利用现场可编程门阵列（FPGA）设计PCI总线仲裁器,以适应各种不同要求的应用场合。遵循总线仲裁循环优先级算法原则．选用分布式仲裁结构．利用VHDL语言将PCI总线、总线仲裁器和功能模块进行联合优化设计．实现基于FPGA的PCI总线仲裁器。     

基于最小空闲时间优先的片上总线仲裁算法

提出一种基于抢占阈值的最小空闲时间优先服务的总线仲裁算法。主设备总线服务请求的空闲时间越短,获得总线服务就越快,引入抢占阈值降低了总线服务频繁切换造成的颠簸现象。实验结果表明,该算法的MDP比常见的算法平均减少了43.8%,满足了各主设备总线服务请求的强实时要求。     

基于VxWorks和DSP的PCI总线数据传输的实现

研究了基于PCI总线的DMA数据传输系统,着重描述了利用TMS320DM642 DSP芯片实现PCI总线DMA数据传输的方法。以DM642作为PCI主设备控制并启动DMA数据传输,给出了VxWorks系统中DMA主模式下的PCI设备驱动实现,相较于其它PCI总线传输方式,该方案开发成本较低,且具有良好的PCI总线数据传输性能。     

基于传输时间精确预测的片上总线仲裁算法

片上系统中各主设备有不同的实时性和带宽要求,它们竞争使用片上系统总线.总线仲裁器采用各种仲裁算法试图满足实时性和带宽要求,但已有算法很难同时满足这两方面的要求.提出一种基于传输时间精确预测的仲裁算法,采用该算法的仲裁器能够精确地预测在当前仲裁机制下各个请求的完成时间.因此能判断哪些主设备的实时性可能会被违反,从而提前改变总线仲裁策略以满足各主设备实时性要求.同时,采用该算法后仲裁器并行比较主设备的实际传输带宽和需求带宽的差别,及时调整优先权以实现对带宽的精确分配.实验结果表明,该算法比常见的5种算法在实时性要求满足百分比方面平均提高66.47％,很好地满足了各主设备在各种情况下的强实时要求.     

基于DSP的PCI总线高速DMA数据传输

针对数据采集系统中的高速数据传输需求,利用TMS320DM642 DSP芯片实现了PCI总线的DMA数据传输.介绍了TMS320DM642的PCI接口特性,以DM642作为PCI主设备控制并启动DMA数据传输,并给出了主DMA模式下数据传输系统的实现结构及工作流程.给出了主DMA模式下的PCI设备驱动实现.相较于其它PCI总线传输方式,该方案开发成本较低,且具有良好的PCI总线数据传输性能.     

多总线多处理机系统总线仲裁方案的分析与比较

本文分别提出多总线多处理机系统采用轮流优先级和循环优先级仲裁的分析模型。轮流优先级仲裁方案采用概率分析,循环优先级仲裁方案采用变更状态和参数分析。分析模型被用来对这二种不同仲裁方案进行性能分析和比较。某些结果表明循环优先级仲裁的总线访问延迟最小。     

自调整附加权动态仲裁算法

基于总线的SoC存在多模块对总线的抢占问题,仲裁机制可解决抢占引起的冲突和竞争,提高系统性能,为此提出一种自调整附加权动态仲裁算法.首先在每轮仲裁开始时预先判断工作环境,针对不同工作环境改进请求信号,判定工作重点是快速响应或复杂目的带宽分配;然后结合RR仲裁算法和FP仲裁算法的优势完成仲裁.在NINP模型下,采用65 nm CMOS工艺的Xilinx Virtex5进行验证的结果表明,与传统的仲裁算法相比,文中算法具有更好的带宽分配功能,避免了"饥饿"和"独占"现象,总线利用率提高了11.3%~56.3%;该算法逻辑简单,容易实现,能满足多种环境下基于总线的SoC应用.     

Asynchronous arbiter for micro-threaded chip multiprocessors

This paper presents a scalable and partitionable asynchronous bus arbiter for use with chip multiprocessors and its corresponding pre-layout simulation results using VHDL. The arbiter exploits the advantage of a concurrency control instruction (Brk) provided by the micro-threaded microprocessor model to set the priority processor and move the circulated arbitration token to the most likely processor to issue the create instruction. This mechanism provides latency hiding during token circulation by decoupling the micro-threaded processor from the ring’s timing. The arbiter provides a very simple arbitration mechanism and can be used for chip multiprocessor arbitration purposes.     

一种具有容错功能的快速总线裁决机构

本文重点探讨了具有容错功能的总线裁决机制。在一种全模块化的快速裁决器的基础上，提高了对裁决器故障进行快速诊断的设计方案，以及对偶然性和固定性错误进行处理的。     

基于仲裁机制的生成对抗网络改进算法

针对深度卷积生成对抗网络（DCGAN）中的对抗训练缺乏灵活性以及DCGAN所使用的二分类交叉熵损失（BCE loss）函数存在优化不灵活、收敛状态不明确的问题,提出了一种基于仲裁机制的生成对抗网络（GAN）改进算法,即在DCGAN的基础上引入了所提出的仲裁机制。首先,所提改进算法的网络结构由生成器、鉴别器和仲裁器组成;然后,生成器与鉴别器会根据训练规划进行对抗训练,并根据从数据集中感知学习到的特征分别强化生成图像以及辨别图像真伪的能力;其次,由上一轮经过对抗训练的生成器和鉴别器与度量分数计算模块一起组成仲裁器,该仲裁器将度量生成器与鉴别器对抗训练的结果,并反馈到训练规划中;最后,在网络结构中添加获胜限制以提高模型训练的稳定性,并使用Circle loss函数替换BCE loss函数,使得模型优化过程更灵活、收敛状态更明确。实验结果表明,所提算法在建筑类以及人脸数据集上有较好的生成效果,在LSUN数据集上,该算法的FID指标相较于DCGAN原始算法下降了1.04%;在CelebA数据集上,该算法的IS指标相较于DCGAN原始算法提高了4.53%。所提算法生成的图像具有更好的多样性以及更高的质量。     

分布式总线仲裁器的设计

本文介绍了两种分布式总线仲裁器的设计，一种蜞于优先权仲裁策略，一种蜞于请求时间的公平仲裁策略，另外，还介绍了一种利用时间计烽器实现紧急请求的方法。     

i860多机系统中串行链循环优先权总线仲裁器

本文介绍了一种总线仲裁器的逻辑电路。它具有仲裁开销小，扩展性好，各模块公平占用总线等特点。很适合应用于共享总线的多处理器系统中。     

MIPS系统中北桥的FPGA设计

介绍了一个用 FPGA开发的用于 MIPS系统的北桥设计 ,主要包括北桥的结构框架、设计思想和技术特点等内容 ,并结合同类型的国外产品进行了性能上的比较和测试 ,得出的结论是此设计的大部分指标均达到或超过同类产品     

Arbiter synthesis approach for SoC multi-processor systems

The increasing complexity of Multi-Processor System on Chip (MPSoC) is requiring communication infrastructures that will efficiently accommodate the communication needs of the integrated computation resources. Exploring the arbitration space is crucial for achieving low latency communication. This paper illustrates an arbiter synthesis approach that allows a high performance MPSoC communication for multi-bus and Network on Chip (NoC) architectures. A cost function has been formulated in order to affect the priority order to each component or each set of components in a manner that minimizes the communication latency and generates a multi-level arbiter. The performance of the proposed approach have been analyzed in a design of an 8 × 8 ATM switch subsystem and a MPEG4 decoder mapped onto a 2-D mesh NoC. The results demonstrate that the MPSoC arbiter is well suited to provide high priority communication traffic with low latencies by allowing a preemption of lower priority transport. The sum of the mean waiting time at the eight ports of the ATM switch is minimum under the MPSoC arbitration scheme (4.30 cycle per word) while it is 3.00 times larger under the poorer performance arbitration scheme. In the case of the MPEG4 decoder, the average packet latency of the MPSoC is about 480 cycles while it is 640 cycles in the poorer performance arbitration scheme under a 0.4 flits/cycle injection rate.     

虚拟通道机制在PCI Express总线上的应用

介绍了虚拟通道机制在PCI Express总线上的应用。详细阐述了虚拟通道的概念、识别，虚拟通道和流量归类的映射对应关系以及虚拟通道的仲裁。