工艺偏差影响下硬件木马检测功率分析方法

侧信道分析技术作为硬件木马的主要检测方法,因侧信道信号受工艺偏差影响,其应用存在局限性。针对这一问题,提出了一种考虑工艺偏差的FPGA硬件木马检测功率分析方法。以工艺偏差对阈值电压的影响为切入点,结合阈值电压与芯片电流的关系,分析了工艺偏差对芯片功率的影响。从受工艺偏差影响的工艺参数入手,利用Hspice仿真模拟CMOS功率受工艺偏差的影响。之后基于FPGA功率与CMOS功率间的关系,利用Xpower分析在工艺偏差影响下有无木马芯片的功率波动为±5%,最后根据FPGA的实际功率测量结果进行了验证。提出的方法可定量分析工艺偏差对芯片功率的影响,有助于分析侧信道检测的准确性,为侧信道检测方法提供有效的理论依据。     

硬件木马防护技术研究

对硬件木马防护技术进行了深入研究,提出一种新的硬件木马防护分类方法,系统全面地介绍了近年来主流的预防与检测技术,并通过分析比对,给出各方法的特点和存在的问题。最后,提出新的防护技术设计思路,对未来研究方向和趋势进行了展望,并给出了基于木马库的硬件木马检测技术设计思路。     

基于延迟序列的硬件木马检测方法

硬件木马对芯片安全和系统安全都已构成实际危害,基于侧信道的检测方法由于可以覆盖芯片设计多个阶段,且相对容易实现,已经成为主流方法.然而,现有侧信道方法往往需要依赖黄金芯片,而且芯片制造过程的工艺变化和检测时的环境噪声也限制了这些检测的有效性.本文提出了一种基于延迟序列的检测(delay sequence-based detection, DSBD)方法,通过仿真延迟序列预测实测延迟序列,依据序列中每个延迟顺序对的一致性来检测硬件木马.与现有的基于侧信道的检测相比, DSBD是建立在延迟序列而不是单个延迟上的,大大减轻了噪声干扰,并且攻击者难以绕过检测,因为其必须正确猜测延迟序列对应的输入向量.对尺寸与原始主电路尺寸比率为0.76%的硬件木马,实现了在无误检率情况下,以92.5%的检测概率进行检测.如果以提高误检率为代价,可检测的HT精度和检测概率可以进一步提高.     

基于朴素贝叶斯分类器的硬件木马检测方法

在侧信道分析的基础上,针对芯片中存在的硬件木马,提出一种基于朴素贝叶斯分类器的硬件木马检测,该方法能够利用训练样本集构建分类器,分类器形成后便可将采集到的待测芯片功耗信息准确分类,从而实现硬件木马检测。实验结果表明,对于占电路资源1.49%和2.39%的两种木马,贝叶斯分类器的误判率仅为2.17%,验证了该方法的有效性和适用性。此外,在与欧氏距离判别法比较时,基于朴素贝叶斯分类器的方法表现出了更高的判别准确率,同时也具有从混杂芯片中识别出木马芯片与标准芯片的能力,这又是马氏距离判别法所不具备的。     

硬件木马的分析与检测

现在芯片在设计或制造过程中被植入硬件木马的可能性越来越大。为了避免发生大规模硬件木马的攻击,本文对硬件木马的危害、概念、分类和技术背景进行详细的阐述,同时介绍如今流行的4种硬件木马分析检测方法,并给出可行性方法的建议。     

基于相关性分析的硬件木马检测方法

为提高硬件木马检测的准确率,提出一种基于相关性分析的检测方法。在完成木马功耗建模的基础上,提出并分析利用经典相关系数进行木马检测的可行性以及存在的缺点,根据木马检测的特点,优化检测系数,给出利用区间重叠比作为木马判定依据的检测方法。实验结果表明,与采用经典相关系数的方法相比,该方法在降低约6%检测准确率的前提下,能使鲁棒性提高1倍以上。     

基于模型检测的硬件木马检测技术研究

硬件木马对原始电路的恶意篡改,已成为集成电路面临的核心安全威胁.为了保障集成电路的安全可信,研究人员提出了诸多硬件木马检测方法.其中,模型检测作为一种形式化验证方法,在设计阶段可有效检测出硬件木马.首先,阐述了模型检测的工作原理和应用流程;其次,介绍了基于模型检测的硬件木马检测技术的研究进展;最后,指出了当前该技术所面...     

硬件木马研究动态综述

由于集成电路的设计制造技术越来越复杂,使得芯片在设计及生产过程中充满潜在的威胁,即有可能被加入硬件木马。硬件木马有可能改变系统功能,泄漏重要信息,毁坏系统或造成拒绝服务等危害。文章系统的介绍了硬件木马的产生背景、概念及性质、国内外研究现状,对国内外研究现状进行了分析比较;介绍了硬件木马的常见分类方式,并结合实例加以说明;常用的检测方法分类,并结合案例,说明各种检测方法的优缺点;介绍了硬件木马的安全防范措施,结合案例说明各种防范措施的特点;最后总结全文,指出现有研究存在的问题,并展望了硬件木马的研究方向与重点。     

基于小波降噪数据预处理的硬件木马检测优化

针对硬件木马检测中数据预处理效果不佳的问题,提出了小波变换的数据降噪预处理的硬件木马检测的优化方法。在对提取的功耗信息进行小波变换数据降噪预处理基础上,利用马氏距离进行硬件木马的判别。对基于FPGA实现的含有木马的ISCAS’89系列的基准电路进行检测,并进行后续的数据处理实验。实验结果表明,采用小波变换的数据降噪预处理的硬件木马检测优化方法,可检测出占母本电路面积为0.24%的硬件木马。     

基于木马特征风险敏感的硬件木马检测方法

针对现有硬件木马检测方法中存在的木马检出率偏低问题,提出一种基于木马特征风险敏感的门级硬件木马检测方法。通过分析木马电路的结构特征和信号特征,构建11维硬件木马特征向量;提出了基于BorderlineSMOTE的硬件木马特征扩展算法,有效扩充了训练数据集中的木马样本信息;基于PSO智能寻优算法优化SVM模型参数,建立了木马特征风险敏感分类模型。该方法基于Trust-Hub木马库中的17个基准电路展开实验验证,其中16个基准电路的平均真阳率（TPR）达到100%,平均真阴率（TNR）高达99.04%,与现有的其他检测方法相比,大幅提升了硬件木马检出率。     

一种基于电磁旁路分析的硬件木马检测方法

为探究利用电磁辐射旁路信号检测集成电路芯片中硬件木马的可行性,分析了芯片电磁旁路信号的组成,构建了信号泄漏模型。在阐释霍特林（K-L）变换原理及特点的基础上,提出了利用K-L变换对芯片电磁辐射旁路信号进行信号特征提取的方法,分析含硬件木马芯片（木马芯片）与不含硬件木马芯片（原始芯片）对应特征信号的差异来检测芯片中是否含有硬件木马。通过在针对基于FPGA密码芯片中植入硬件木马并进行对比检测实验的结果表明,利用上述方法能有效分辨出木马芯片与原始芯片所泄漏电磁信号间的差异,达到检测出芯片中硬件木马的目的。     

面向硬件木马检测的旁路信号特征选择方法

针对基于旁路分析的硬件木马检测中存在的旁路信号冗余以及高维问题,探究特征选择方法在去除冗余、降低旁路信号维数方面的可行性,提出了一种以类内类间距离作为可分性判据的特征选择方法对旁路信号进行预先处理。首先分析了IC芯片旁路信号的特征选择问题,然后阐述了基于类内类间距离的可分性判据以及特征选择搜索算法,最后在FPGA密码芯片中植入硬件木马,并基于K-L方法进行检测实验,通过对旁路信号进行特征选择前后的木马检测效果对比发现,该特征选择方法能有助于分辨出无木马的“金片”与含木马芯片之间旁路信号的统计特征差异,更好地实现硬件木马的检测。     

基于可满足性无关项的硬件木马设计与检测

硬件木马是集成电路中隐含的恶意设计修改,被激活后可用于发起高效的底层攻击.由此,展示了一种新的利用可满足性无关项的轻量级高隐蔽性硬件木马安全威胁.该木马设计方法将轻量级木马设计隐藏于电路正常工作条件下无法覆盖到的可满足性无关项中,使插入木马后的电路设计与原始设计完全功能等价.攻击者只需利用简单的故障注入攻击手段即可激活...     

基于细节增强分析的硬件木马红外图像检测方法

将RO环（Ring Oscillator,环形振荡器）作为可信任安全性设计是一种检测硬件木马是否植入的有效方式,硬件木马的植入会形成低温区,从而导致RO环热边界改变。面对低温区红外信号相对较弱的特点,提出了一种融合了时间维和空间维的细节增强方法,即先在时间维使用自适应滤波降低噪声,然后在空间维使用基于引导滤波的细节增强方法锐化图像。实验结果表明,经此方法处理后红外图像信噪比为20.110 4 dB,相比原始红外图片提高了6.142 1 dB,相比单纯降噪提高了3.595 6 dB,相比单纯细节增强提高了3.605 0 dB,具有更优秀的降噪性能和更丰富的细节,可以显化低温区热边界并检测硬件木马的植入。     

基于硬件木马的AES差分故障分析

针对一般差分故障分析注入的故障不确定、可控性差等特点,提出一种新的规模小、触发率低的木马设计,利用线性反馈移位寄存器生成的最大周期序列作为激活条件,以单个异或门实施可控的故障注入,并提出相应的差分故障分析方法。以FPGA芯片上实现的AES加密电路为目标,植入木马并在第八轮行移位后的中间状态的第一位注入故障,进行差分故障攻击,实验结果表明,仅需两组正确密文与错误密文即可恢复AES的全部密钥,耗时仅5?s。     

A study on the efficiency of hardware Trojan detection based on path-delay fingerprinting

Hardware Trojan horses (HTHs) are among the most challenging treats to the security of integrated circuits. Path-delay fingerprinting has shown to be a promising HTH detection approach. However, previous work in this area incurs a large hardware cost or requires expensive testing techniques. Moreover, the relation between technology mapping and the efficiency of delay-based HTH detection have not yet been studied. In this paper, we present a HTH detection method which uses an effective test-vector selection scheme and a path-delay measurement structure. Furthermore, we demonstrate the large impact of technology mapping on the effectiveness of delay-based HTH detection. We also show that delay-based detection methods are highly scalable. In case of choosing an area-driven design strategy, the average HTH detection probability of our approach is about 63%, 78% and 90% if false alarm rate is 0%, 2% and 16%, respectively. However, with modifications in the technology mapping, the results show improvements to 85%, 94% and 99%, at the cost of about 20% area overhead. In addition, the efficiency of our method would not decrease for large benchmarks with thousands of gates.