500 V耗尽型NLDMOS器件研究

基于一款LED驱动芯片中耗尽型高压NLDMOS器件的参数要求,提出一种耗尽型高压NLDMOS的器件结构和参数设计优化方法.分析了沟道注入工艺对器件阈值电压和表面电场分布的影响,综合利用RESURF技术和线性漂移区技术,改善耗尽型NLDMOS的表面电场分布,从而提高了器件的击穿电压.在漂移区长度L≤50μm下,器件击穿电压达到600 V以上,可以应用于LED驱动芯片整流器电路等各种高压功率集成电路.     

一种DMOS漏极背面引出的BCD工艺

当前BCD工艺中所集成的功率器件的电极都是从芯片表面引出,这会增加芯片面积、引入更多寄生效应、增加高压互连的复杂度．为解决现有BCD工艺存在的缺陷,提出了一种集成有高压VDM OS器件,并将 VDM OS的漏极从芯片背面引出的BCD工艺．仿真得到VDM OS的阈值电压为2．5 V ,击穿电压为161 V ;N PN管和 PN P管的C-E耐压分别为47．32 V、32．73 V ,β分别为39．68、9．8;NMOS管和 PMOS管的阈值电压分别为0.65 V、-1．16V,D-S耐压分别为17．37V、14．72V．     

功率VDMOS器件设计及研制

分析了VDMOS器件击穿电压、导通电阻、阈值电压和开关特性等主要性能指标的影响因素,并借助半导体模拟仿真软件Sentaurus对VDMOS器件进行建模,调整器件各个结构参数,提出采用P体区间厚氧化层方法提高器件的动态特性,获得满足设计目标要求的器件电性能参数,最终形成器件设计版图,并依此在现有生产线上进行工艺流片,根据流片结果进一步优化调整设计参数,最终获得一款击穿电压400 V、导通电阻0.45?、阈值电压2.5 V、开关特性较好的功率VDMOS器件。     

一种半绝缘键合SOI新型BCD结构

提出了一种采用半绝缘SOI的新型BCD结构,该结构把高压大电流VDMOS,CMOS和双极器件同时可靠地集成在一起,其特点是集成了垂直导电的VDMOS.这种结构在汽车电子、抗辐射、强电磁脉冲环境等领域有较好的潜在应用.BCD样品芯片垂直导电VDMOS击穿电压为160V,导通电阻为0.3Ω,比导通电阻为26mΩ·cm2;npn,pMOS,nMOS击穿电压分别为50,35,30V;npn管β为120,ft为700MHz.     

一种半绝缘键合SOI新型BCD结构

提出了一种采用半绝缘SOI的新型BCD结构,该结构把高压大电流VDMOS,CMOS和双极器件同时可靠地集成在一起,其特点是集成了垂直导电的VDMOS.这种结构在汽车电子、抗辐射、强电磁脉冲环境等领域有较好的潜在应用.BCD样品芯片垂直导电VDMOS击穿电压为160V,导通电阻为0.3Ω,比导通电阻为26mΩ·cm2;npn,pMOS,nMOS击穿电压分别为50,35,30V;npn管β为120,ft为700MHz.     

用于PDP扫描驱动芯片的低成本VDMOS及其兼容工艺

给出了采用硅外延BCD工艺路线制造的低成本的VDMOS设计,纵向上有效利用17μm厚度的外延层,横向上得到的VDMOS元胞面积为324μm2,工艺上简化为18次光刻,兼容了标准CMOS、双极管和高压p-LDMOS等器件.VDMOS测试管的耐压超过200V,集成于64路170 PDP扫描驱动芯片功率输出部分,通过了LG-model42v6的PDP上联机验证.     

用于PDP扫描驱动芯片的低成本VDMOS及其兼容工艺

给出了采用硅外延BCD工艺路线制造的低成本的VDMOS设计,纵向上有效利用17μm厚度的外延层,横向上得到的VDMOS元胞面积为324μm2,工艺上简化为18次光刻,兼容了标准CMOS、双极管和高压p-LDMOS等器件.VDMOS测试管的耐压超过200V,集成于64路170 PDP扫描驱动芯片功率输出部分,通过了LG-model42v6的PDP上联机验证.     

高压VDMOS的设计

本文通过VDMOS的电参数来确定其结构参数。通过击穿电压来确定外延层的厚度和电阻率。通过阈值电压来确定栅氧的厚度。由饱和电流的表达式可知元胞的最大通态电流。导通电阻和击穿电压是两个相互矛盾的参数,增加击穿电压和降低导通电阻对器件尺寸的要求是矛盾的。     

一种基于VDMOS技术的浅沟槽平面栅MOSFET新结构

本文基于VDMOS技术提出了一种浅沟槽平面栅MOSFET（TPMOS）新结构,其中浅沟槽位于VDMOS多晶硅平面栅下方n-漂移区的两元胞中央。与传统的VDMOS结构相比,新结构不仅可以显著改善器件的导通电阻(RON)和击穿电压(VBR),减小它们对栅极长度的依赖,而且除浅沟槽外,制作工艺与VDMOS完全兼容。采用TPMOS结构可为器件设计和制造提供更大的自由度。     

一种SOI CMOS/LDMOS单片智能功率集成电路

介绍了一种单片智能功率硅集成电路的设计和制造工艺，该电路包括工作于9V低压的常规CMOS管和两个最高耐压为80V、电流通过能力大于3A的LDMOS管。电路采用SOI介质隔离CMOS／LDMOS工艺，芯片面积约50mm^2。基于一种简单的二维模型，认为，在功率集成中，纵向导电的VDMOS管由于其导通电阻有一个自限制特点，因此并不特别适合智能功率集成。