基于Rowhammer 物理不可克隆函数的物理设备测绘框架

网络空间测绘的核心问题是准确识别和动态跟踪设备。然而,随着匿名化技术的发展,设备可以拥有多个IP地址和MAC地址。这使得通过传统的测绘技术将多个虚拟属性映射到同一个物理设备上变得更加困难。该文提出一种基于物理不可克隆函数(PUF)的测绘框架。该框架可以主动检测网络空间中的物理资源,并根据物理指纹构建资源画像来动态跟踪设备。同时,该文提出一种在配备第四代双倍速率(DDR4)内存的个人电脑(PC)上实现基于Rowhammer的动态随机存取存储器物理不可克隆函数(DRAM PUF)的方法。性能评估表明,该方法在PC上提取的Rowhammer PUF的响应是唯一且可靠的,并可以作为设备的唯一物理指纹。实验结果表明,即使目标设备修改了MAC地址、IP地址或重装了操作系统,该文提出的框架仍然可以通过构建一个用于设备匹配的物理指纹数据库,对目标设备进行准确的标识。     

基于多项式拟合频率重构的物理不可克隆函数优化

近年来硬件安全不断受到挑战,具有不可预测性、随机性等特性的环形振荡器物理不可克隆函数(Ring Oscillator Physical Unclonable Function,RO PUF)可作为硬件安全重要的加密密钥方式,但通常原始RO PUF不满足加密密钥对随机性的要求.因此,提出了基于多项式拟合频率重构的PUF优...     

一种基于动态环形振荡器物理不可克隆函数统计模型的频率排序算法

针对现有环形振荡器物理不可克隆函数(ROPUF)设计存在的可靠性和唯一性不高,导致在应用时安全性较差的问题,该文提出面向ROPUF的统计模型,定量分析了可靠性和唯一性的影响因素,发现增大延迟差能够提高可靠性,减小环形振荡器(RO)单元间的工艺差异可以提高唯一性。根据该模型结论,设计了基于mesh拓扑结构的动态RO单元,结合RO阵列频率分布特性,设计了一种新的频率排序算法,以增大延迟差和减小RO单元的工艺差异,从而提高ROPUF的可靠性和唯一性。结果表明,与其他改进设计的ROPUF相比,所提设计的可靠性和唯一性具有显著优势,可达到99.642%和49.1%,且受温度变化的影响最小。安全性分析证明,该文的设计具有很强的抗建模攻击能力。

     

基于信号传输理论的Glitch物理不可克隆函数电路设计

通过对信号传输理论、竞争-冒险现象和物理不可克隆函数(Physical Unclonable Functions, PUF)电路的研究,论文提出一种基于信号传输理论的毛刺型物理不可克隆函数电路(Glitch Physical Unclonable Functions, Glitch-PUF)方案。该方案首先根据偏差延迟的信号传输理论,推导出获得稳定毛刺输出的电路级数;然后利用组合逻辑电路的传播延迟差异,结合1冒险和0冒险获得具有毛刺的输出波形,采用多级延迟采样电路实现Glitch-PUF的输出响应。由于毛刺信号具有显著的非线性特性,将其应用于PUF电路可有效解决模型攻击等问题。最后在TSMC 65 nm CMOS工艺下,设计128位数据输出的电路结构,Monte Carlo仿真结果表明Glitch-PUF电路具有良好的随机性。     

多频率段物理不可克隆函数

物理不可克隆函数(Physical Unclonable Functions, PUF)是一种用于保护集成电路芯片安全的新方法。传统的基于振荡器的PUF在产生响应过程中振荡器的振荡频率固定不变,因此存在着被攻击的隐患。该文提出一种新的利用多频率段的PUF(Multiple Frequency Slots based PUF, MFS-PUF)来解决这个问题,通过可配置的振荡器,每产生一位响应,振荡器的振荡频率便发生转移。在每一种振荡频率下,由于不可避免地制造差异,振荡器之间的频率会有微小差别,这些略有差异的频率组成了一个频率段(frequency slot),整个系统中则存在着多个频率段。各个频率段之间随机转变,相比于传统的基于振荡器的PUF,系统输入输出响应对(Challenge-Response Pairs, CRPs)的值更大,也更加不可预测,这使得攻击者使用建模攻击的复杂度大大增加,在保证了自身性能的同时增强了本身的安全性。     

基于气敏传感器的高稳态物理不可克隆函数发生器

物联网(IoT)作为战略性新兴产业已经上升为国家发展重点,但在实际应用中也面临各种安全威胁.确保资源受限物联网系统数据传输、处理和存储的安全已成为研究热点.该文通过对物理不可克隆函数(PUF)和传感器制备工艺偏差的研究,提出一种基于气敏传感器的高稳态物理不可克隆函数发生器设计方案.该方案首先采用静电喷雾沉积(ESD)方式生成具有高比表面积特性的纳米材料,结合高温煅烧技术制备Pd-SnO2气敏传感器;其次采集Pd-SnO2气敏传感器在不同气体浓度、环境温度、加热电压条件下对甲醛气体的响应数据;然后利用随机阻值多位平衡算法比较不同簇气敏传感器响应的阻值,进而产生多位高稳态PUF数据;最后对所设计PUF发生器的安全性和可靠性进行评估.实验结果表明,该PUF发生器的随机性为97.03％、可靠性为97.85％、唯一性为49.04％,可广泛应用于物联网安全领域.     

基于气敏传感器的高稳态物理不可克隆函数发生器

物联网(IoT)作为战略性新兴产业已经上升为国家发展重点,但在实际应用中也面临各种安全威胁。确保资源受限物联网系统数据传输、处理和存储的安全已成为研究热点。该文通过对物理不可克隆函数(PUF)和传感器制备工艺偏差的研究,提出一种基于气敏传感器的高稳态物理不可克隆函数发生器设计方案。该方案首先采用静电喷雾沉积(ESD)方式生成具有高比表面积特性的纳米材料,结合高温煅烧技术制备Pd-SnO₂气敏传感器;其次采集Pd-SnO₂气敏传感器在不同气体浓度、环境温度、加热电压条件下对甲醛气体的响应数据;然后利用随机阻值多位平衡算法比较不同簇气敏传感器响应的阻值,进而产生多位高稳态PUF数据;最后对所设计PUF发生器的安全性和可靠性进行评估。实验结果表明,该PUF发生器的随机性为97.03%、可靠性为97.85%、唯一性为49.04%,可广泛应用于物联网安全领域。     

采用RDF的硅物理不可克隆函数设计与评估

利用65 nm CMOS制造工艺下的随机掺杂涨落(RDF)模型,建立起随机路径延时模型,通过修改台积电(TSMC) 65 nm低k电介质工艺器件模型库参数,完成了仲裁器型PUF电路的设计和评估.实验在Synopsys Hspice C-2010模拟设计平台上完成,测量了PUF电路的片间差异和片内差异参数,评估了128位PUF电路的性能.与实测电路参数的对比结果证明了该方法的有效性.     

基于隧穿磁阻磁强计的软物理不可克隆函数设计

隧穿磁阻(TMR)传感器相比于其他类型磁阻传感器功耗更低、灵敏度更高、可靠性更好,在军事和民用等领域有着广阔的应用前景。该文针对TMR传感器的微弱信号检测和安全防护等问题,提出一种高精度TMR传感器读取专用集成电路(ASIC)和提取传感器物理不可克隆函数(PUF)特性的设计方案。该方案通过设计前端低噪声仪表放大器和高精度模数转换器,并结合斩波技术和纹波抑制技术,实现高精度信号读取和模数转换;利用具备数字输出功能的TMR磁强计比较不同传感器零位偏差,采用多位随机平衡算法完成TMR磁强计的软PUF设计,可产生128 bit PUF响应。TMR传感器读取ASIC利用上海华虹0.35 μm CMOS工艺完成流片,并测试磁强计功能和TMR-PUF性能。实验结果表明,在5V电源电压下,TMR磁强计系统功耗约10 mW,噪底可达–140 dBV,3次谐波失真–107 dB;TMR-PUF的唯一性达到47.8%,稳定性为97.85%,与相关文献比较性能优异。     

基于物理不可克隆函数的加密通信系统

当前物联网设备数量快速增长,与此同时物联网设备易被入侵和系统密码易被破解等安全问题日益严重,针对此问题,提出了一种适用于物联网设备的基于物理不可克隆函数的加密通信系统? 本系统通过物理不可克隆函数(PUF)产生加密密钥,随后利用对称加密算法SM4对通信数据进行加密,进而实现物联网设备数据的加密通信,调试结果表明:本系统设计的 PUF平均片内、外海明距离分别为1.13％和43.3％,可以稳定有效地完成物联网设备的加密通信任务。     

一种基于FPGA进位逻辑的RO PUF设计

物理不可克隆函数(PUF)作为一种可有效地应对硬件安全问题的电路结构,在近些年得到了广泛的关注.环形振荡器(RO)PUF由于不需要完全对称的布线方式,因此被认为是最理想的PUF结构之一.现有的ROPUF设计愈加复杂且需要"硬宏"来固定电路,这导致PUF的移植性很差.文章利用FPGA中固有的进位逻辑资源实现RO PUF,...     

基于仲裁器PUF的SRAM FPGA防克隆技术设计与实现

为保护电子设备中使用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)内部电路设计不被窃取,设计了用于SRAM FPGA的防克隆电路.该电路利用FPGA制造过程中的随机误差,提取每块芯片独一无二的ID.在此ID的控制下,被保护电路只能在指定的FPGA中正常运行,而在未指定的FPGA中运行时,无法产生正确的输出,从而达到防克隆目的.防克隆电路由使用仲裁器的物理不可克隆函数(PUF)、多数表决器、运算门阵列等三部分构成,其中仲裁器PUF电路用于提取ID,多数表决器起到提高输出稳定性的作用.最后在FPGA开发平台上证明了该电路的可行性.     

嵌入式UART的设计及FPGA验证

随着微电子技术的发展,IP核成为SOC IC设计技术的关键;UART(通用异步收发器)作为输入/输出系统中重要的基本组成部分,设计其IP核并嵌入SOC系统中具有十分重要的应用意义。采用自上而下的设计方法,设计系统各模块并集成、仿真,最后在Xilinx ISE 9.1i开发环境下进行了综合、仿真和FPGA器件下载进行硬件实现、验证。结果表明设计正确,功能稳定、可靠。UART IP核能很好的应用到SOC中去,具有很高的使用价值。     

一种SoC芯片中PCIe接口的FPGA平台验证

PCI Express(PCIe)作为第三代高性能IO总线标准,以其高速率、低功耗、双通道、传输可靠等多方面的优势,被广泛应用在嵌入式领域,作为高速系统I/O总线,其功能和性能必然成为影响整个嵌入式系统成败的关键,因此,在嵌入式系统的设计及验证中,如何对PCIe接口进行充分、完备并且有效的验证显得至关重要.文章结合一种SoC芯片中的PCIe接口FPGA验证,进行PCIe协议及功能分析,搭建了FPGA验证平台,策划验证项,完成对PCIe接口的FPGA平台验证,有效的提高了验证效率,加快了芯片的开发速度.     

基于FPGA的UART设计实现及其验证方法

UART作为RS 232协议的控制接口得到了广泛的应用,基于FPGA实现的UART设计可以使系统更加紧凑、稳定.系统结构进行了模块化分解,使之适应自顶向下(Top Down)的设计方法.核心部分采用有限状态机(FSM)实现,使控制逻辑直观简单,提高了设计效率.通过与计算机间的数据通信对设计的功能进行了验证,在此基础上衍生出一种将UART模块嵌入FPGA芯片与计算机互联进行功能验证和调试的新方法.     

一种嵌入式DSP核的设计及FPGA验证

设计了一个4级流水线的16位定点DSP核.该DSP核支持151条指令,除了执行返回指令需要两个机器周期外,其他指令都在一个机器周期内完成.该DSP核用Altera公司的Cyclone EP1C12Q240C8 FPGA器件实现,可工作在18.6 MHz.基于Altera公司的FPGA集成开发环境QUARYUS II和FPGA开发板,对该DSP核进行了FPGA验证.结果表明,该DSP核能正确地执行各条指令,并能完成IMA ADPCM的编解码功能.     

通信系统中FPGA设计的仿真与验证

本文介绍应用可编程逻辑器件在通信系统中的一般设计流程、方法以及涉及到的一些工具软件，通过实例分析了FPGA程序设计的仿真结果并对结论进行了验证．同时指出了仿真验证在设计工作中的重要性。     

双速自适应以太网MAC设计及FPGA验证

嵌入式以太网有着广泛的应用,是目前嵌入式系统研究的一个重要领域。设计了嵌入式以太网的媒体访问控制器（MAC）。简单介绍了以太网MAC子层协议;用Verilog-HDL设计了10/100Mb/s自适应以太网控制器,其中包括片上总线总线口、发送模块、接收模块和流量控制模块等几部分;建立了相关测试向量,在ModelSimPLUS6.4SE软件中进行了仿真和调试,并成功用ALTERA的FPGA进行了验证;逻辑仿真和物理板级验证结果都表明该设计实现了10/100Mb/s以太网通信的相关功能。     

基于FPGA的SOC验证平台的设计

由于SOC芯片越来越复杂,仿真验证越来越重要,逻辑错误是造成SOC芯片流片失败的首要原因.本文基于Altera EP2C50 FPGA,研究并设计SOC验证平台,以加速SOC芯片的逻辑仿真验证,减少SOC芯片设计失败的风险.     

可级联FIR滤波器的IP设计及FPGA验证

提出了一种基于分布式算法的，采用基于RAM之移位寄存器来设计可级联FIR滤波器的设计方法。