一种LFSR加抖的三阶Σ-Δ调制器设计

基于一款小数频率合成器的设计要求,采用三阶MASH1-1-1结构设计了一种全数字三阶Σ-Δ调制器,并针对调制器输出的周期性难以消除的问题,在累加器的进位输入端口进行了LFSR加抖。使用MATLAB对三阶Σ-Δ调制器进行了仿真,结果表明,经过MASH1-1-1三阶Σ-Δ调制器整形后的量化噪声被推到频率高端,环路带宽内基本不存在小数分频产生的量化噪声,从而有效地提高了锁相环的性能。     

WCDMA无线直放站的Σ-Δ小数分频锁相环设计

根据WCDMA无线直放站锁相环的特点,结合Σ-Δ调制小数分频锁相环 噪声低、分辨率高、步进小的优点,给出了一种适用于WCDMA无线直放站的基于Σ-Δ调制小 数分频锁相环,并采用ADS工具对系统进行了仿真。仿真证明了基于Σ-Δ调制小数分频的WC DM A无线直放站锁相环模型的正确性,对WCDMA无线直放站锁相环设计有一定的指导意义。     

Σ-Δ调制器MASH 模型的结构寄生研究

Σ-Δ调制小数分频频率合成器利用噪声成型技术,将量化噪声的频谱搬移到频率高端,借助锁相环路的低通特性对这种高频噪声进行抑制,不但实现了锁相环输出频率的精细步进,而且解决了小数分频存在的尾数调制问题。然而,作为有限状态机,特定输入情形下会形成特有的杂散谱,即Σ-Δ调制器的结构寄生。介绍了Σ-Δ调制器MASH模型的结构寄生,详细推导了1 阶、2 阶和3 阶MASH 模型的输出序列长度关系式,揭示了序列长度与输入数值和累加器初始值密切关系,获得了避免极短序列长度的有效方法,有效消除了结构寄生,为高性能Σ-Δ调制小数分频频率合成器的设计提供了理论依据。分析方法也适合其它新型调制器结构寄生的分析,具有重要意义。     

基于Σ-Δ调制技术的小数分频锁相环的应用

介绍了基于Σ-Δ调制技术的小数分频的锁相环是怎样降低输出杂散的。正是因为基于Σ-Δ调制技术的小数分频与传统小数分频相比具有较低的输出杂散,应用前景广阔。通过实例分析说明在设计频率综合器时,采用小数分频替代整数分频,以达到改善相位噪声的目的。为了实现小步进,通常采用DDS+PLL,在对频率转换时间要求不高的情况,也可以用小数分频来替代。     

Σ-Δ调制技术在小数分频器中的应用

小数分频技术解决了锁相环频率合成器中鉴相频率和输出频率分辨率的矛盾。但一般的小数分频技术引入了严重的小数杂散问题。因为Δ-Σ调制技术对噪声具有整形的作用,把Σ-Δ调制技术应用在小数分频频率合成器中,与传统的PLL(锁相环)频率合成器相比具有明显的优越性,他可以提供很宽的频率范围、极高的频率分辨率、较低的单边带相位噪声以及良好的杂散性能。     

基于ADF4252实现的小数分频频率合成器

本文介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。     

一种单环Δ-Σ调制器的全数字实现

针对无线人体局域网(WBAN),采用TSMC 0.18 μm CMOS工艺,对3阶单环结构Δ-Σ调制器进行了优化设计和全数字实现。实验结果表明,在Δ-Σ调制器中使用Qn方法实现对浮点小数的定点化,优化后的结构能够在运算精度、器件尺寸及功耗上达到平衡。该研究工作可以为实现全数字小数锁相环提供重要的理论及设计参考。     

一种低杂散的小数分频锁相环

基于0.18 μm CMOS工艺,设计了一种锁定频率范围在1.8~2.4 GHz的电荷泵锁相环。采用高性能的鉴频鉴相器、电荷泵以及三阶Σ-Δ调制器,减小了输出时钟的参考杂散。在Σ-Δ调制器中引入线性反馈移位寄存器(LFSR),生成伪随机序列,进一步降低了小数杂散。仿真结果表明,在0.3~1.5 V输出电压范围内,锁相环的电流失配比仅为0.1%,小数杂散为-50 dBc @1 MHz。     

小数分频技术及其在卫星通信中的应用

简要介绍了小数分频技术的发展、应用和分类,通过探讨基于Σ-Δ调制技术的小数分频锁相环电路的原理,分析了由该锁相环构成的频率合成器的输出相位噪声和输出杂散,在此基础上提出了一种应用于卫星通信的小数分频频率合成器拓扑电路,并重点对其输出杂散进行了分析。通过采用AD4252锁相环芯片,VCO输出加固定分频的拓扑形式,较好地解决了小数分频输出杂散较大的缺点,设计结果得到了测试验证。     

《电讯技术》专题资料《时间频率技术》题要（十四）

基于ADF4252实现的小数分频频率合成器（刘类骥,易娇） 介绍了Σ-Δ调制技术实现小数分频的基本原理,分析了小数分频锁相环芯片ADF4252的工作特性,给出了该芯片的一个应用实例设计,为小数分频频率综合器的设计提供了较好的思路。     

Σ-Δ调制小数分频器的设计

Σ-Δ调制小数分频器合成器是在数字锁相小数分频频率合成技术的基础上,运用现代数字技术对小数分频频率合成而引入的相位杂散进行有效的处理,克服了用传统方法处理而带来的结构复杂、调试困难及成本较高等诸多难点,从而在军用和民用上都得到了广泛的应用.Σ-Δ调制小数分频器是Σ-Δ调制小数分频合成器的关键电路,文中给出了Σ-Δ调制小数分频器详细的数字电路结构,对其工作原理、系统结构及系统工作模式作了详尽的分析,最后采用ASIC实现了Σ-Δ调制小数分频器.     

Σ-Δ调制技术在频率合成中的应用

本文介绍了采用Σ-Δ调制技术的小数分频PLL频率合成器.为了提高分频信号的质量和减少小数分频器的小数杂散,我们采用了高阶Σ-Δ调制技术原理.本文还提出了采用这种原理的具体电路实现方式.     

一种采用三阶Σ-Δ调制器的分数-N CMOS频率合成器

介绍了一种采用三阶Σ-Δ调制器的分数-N锁相环频率合成器的设计与实现,该设计具有快速锁定和低噪声的优点,其中,调制器采用MASH结构,预分频器采用可编程的分频设计,分频范围为64~127。系统的最高输入频率可达1.6 GHz,采用TSMC 0.35μm CMOS工艺。测试结果显示,该结构在频率偏离10 kHz点,相位噪声达到-104.09 dBc/Hz;在锁定状态,频率偏移为22Hz,功耗为30 mW。     

基于FPGA的小数频率合成器的设计

小数分频是实现高分辨率低噪声频率合成器的主要技术手段。在分析了小数频率合成以及杂散抑制技术的基础上,采用高阶Σ-Δ调制技术可以将量化噪声功率的绝大部分移到信号频带之外,从而可通过滤波有效抑制噪声。仿真结果表明,该高阶数字Σ-Δ调制可以很好地抑制小数分频频率合成器中的杂散问题,具有很高的实用性。     

基于小数分频的锁相环设计

锁相环电路广泛应用于现阶段集成电路芯片中,由于需要较高的输出频率解析度,小数分频的锁相环得到了越来越多的关注。但是小数分频调制器会引入较大的噪声,因此如何降低系统噪声、提供高性能相位噪声的锁相环成为现阶段研究的重要课题。文章给出了基于小数分频技术的锁相环设计与噪声分析,分析了各个主要模块的设计要求与优化方法。芯片在SMIC流片制造,采用了0.13μm逻辑工艺,从样片的测试结果来看,Sigma-Delta模块的噪声得到了较好的抑制,满足了预先的设计要求。     

一种新型频率合成器的实现

小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾，但是却引入了严重的相位噪声，传统的相位补偿方法由于对A／D等数字器件的要求很高并具有滞后性实现难度较大。△∑调制器对噪声具有整形的功能，因而将多阶的△∑调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题，大大促进了小数分频技术的发展和应用。文章最后给出了在GHz量级上实现的这种新型小数分频合成器的应用电路，并测得良好的相噪性能。     

采用快速锁定技术的Σ-ΔFractional-N PLL行为仿真

介绍了一种采用快速锁定技术的Σ-Δ调制的分数分频PLL频率合成器,以解决小数分频PLL中存在的相位噪声和带宽之间的矛盾:窄的带宽有利于提高相位噪声指标,而宽的带宽有利于快速锁定;并在具有便利的图形化界面的系统设计仿真工具—Simulink中设计和仿真了一应用于IEEE802.15.4标准[1]2.4GHz频段的Σ-ΔFractionalNPLL频率合成器.     

一种高速高精度Σ-Δ调制器的设计

采用多位D/A转换器是Σ-Δ调制器实现高速高精度的主要手段,然而,多位D/A转换器引入非线性却是影响Σ-Δ调制器信噪比的主要因素.讨论了一种具有单位信号传递函数、动态元件匹配实现多位D/A 转换器并对其引入的非线性噪声压缩整形(NSDEM)的Σ-Δ调制器结构;在此结构上进行了Σ-Δ调制器的设计方法研究.行为仿真结果验证了该结构和设计方法的可行性.     

一种四阶2-1-1级联Σ-Δ调制器的MATLAB建模分析

对4阶2-1-1Σ-Δ调制器采用MLTLAB中的SIMULINK工具箱完成其行为级建模,在此基础上分析了各种非理想因素对调制器性能的影响.根据MATLAB系统仿真结果,获得了对时钟抖动、噪声、运放有限增益等参数的设计限制,并为Σ-Δ调制器的电路设计提供了具体参数约束指标.级联Σ-Δ调制器的MATLAB建模分析同样适应于单环高阶Σ-Δ调制器的系统设计.