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1.
本文讨论了采用FPGA硬件实现高速实时2K点FFT处理器的设计方案。选择了将基4和基2分解揉合的DIF算法作为实现算法。并采用CORDIC算法代替传统的乘法-累加单元，使得FFT中的三角函数计算只需加减和移位操作来实现。整个处理器采用流水线结构，并且有两个RAM分别轮流作为输入缓存和每一级的中间运算结果存储器。 相似文献
2.
首先分析了基二FFT算法的原理以及在FPGA上实现FFT处理器的硬件结构。其次详细研究了在FPGA上实现FFT的具体过程,利用CORDIC算法实现了旋转因子乘法器,解决了整体设计过程中主要面对的几个关键问题,最终利用Verilog编程实现了基二流水线型FFT处理器,利用MATLAB与MODELSIM结合仿真结果表明该设计满足FFT处理器的基本要求,在10 MHz的采样率下完成32点FFT只需要14.45μs,设计方法也简单易行,具有一定的推广价值。 相似文献
3.
基于嵌入式的CORDIC算法的改进及实现 总被引：1，自引：0，他引：1
介绍了CORDIC算法的基本原理,分析了CORDIC算法的具体计算方法.针对利用CORDIC流水线实现FFT蝶形运算耗费资源多的问题,依据CORDIC计算迭代系数的方法改进了CORDIC流水线的结构形式,使其适应FFT算法.整个FFT处理器的实现主要利用了Cyclone Ⅱ系列的EP2C35F672C6.并通过时序仿真和硬件仿真来进行比较.它们的计算结果基本一致. 相似文献
4.
文中设计了一款64点基-4FFT处理器,用改进的CORDIC （MVR-CORDIC）处理单元代替常规FFT处理器中的复数乘法器,改进的CORDIC处理单元在保证SQNR性能下,仅用极少次数的移位加法运算即可完成一次复数乘法,缩减了完成一次基本蝶形运算的时间并减小了面积开销。该FFT处理器结构采用两块独立的RAM,并对中间数据作“乒-乓”式存储操作以节省数据存储时间,从而提高完成一次FFT运算的速度。所设计的FFT处理器通过FPGA进行验证,结果表明平均完成一次64点FFT运算仅需要不到1μs。 相似文献
5.
设计出一种可以用于FPGA高效实现的基-3 FFT算法,采用改进的三端前馈延迟转换器结构,优化了延迟和运算过程。针对蝶形运算中复数乘法器占据大量内存的问题,引入了CORDIC旋转器实现输入与旋转因子相乘的运算,可以降低乘法运算的复杂度,该CORDIC旋转器采用改进的高基CORDIC算法,解决了传统的CORDIC算法迭代次数多、延迟大的问题,从而达到高吞吐率要求。该基-3 FFT算法以寻址变序、流水处理的方式,可以满足最高运行频率为404 MHz的FFT处理要求。与基于传统复数乘法器的基-3 FFT算法相比,基于CORDIC旋转器的基-3 FFT算法使功耗平均减少了22%,使总延迟平均减少了29%。 相似文献
6.
周景龙 《微电子学与计算机》2014,(5):32-35
提出了一种基于高速FFT结构的算法硬件设计与实现,FFT采用基4算法,旋转因子采用CORDIC算法生成,节省了存储资源,最后在硬件平台上测试,取得了很好的抗干扰效果. 相似文献
7.
为了减少级联结构FFT处理器对缓冲存储器需求量,提出一种基于FPGA用基-16和基-2、基-4、基-8组合的混合基算法实现FFT处理器的设计方案。在1 024点FFT处理器的实现过程中,用优化的基-4蝶形运算核搭建了级联结构的基-16蝶形运算核,并将对同一个地址进行读和写的双端口RAM和乒乓结构的单端口RAM结合使用,从而在不增加逻辑单元使用和保证运算速度的情况下,大大减少了存储单元的使用量。 相似文献
8.
基于FPGA的可扩展高速FFT处理器的设计与实现 总被引：3，自引：1，他引：2
本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。 相似文献
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