一种用于产生多相时钟的延时锁定环

分析并实现了一种用于产生多相时钟的延时锁定环电路。利用重复延时线和周期检测器,避免了复位信号和错误锁定的问题;采用信号路径对称的鉴相器,减小了抖动;使用电流舵技术,提高了电荷泵的开关速度。基于SMIC 0.18μm CMOS工艺,实现了一种产生32相时钟的延时锁定环,芯片核心尺寸为0.7mm×0.55mm,参考时钟频率范围为20~150MHz。仿真结果显示,在输入参考时钟频率为60MHz时,最长锁定时间为1.9μs,抖动为1ps,1.8V电源电压下的功耗为31.5mW。     

一种新型混合信号时钟延时锁定环电路设计

给出了数字时钟管理器(DCM)中的一种新型时钟延时锁定环电路(Clock Delay Locked Loop)的设计,为高速同步数据采集系统提供可靠的时钟解决方案。该电路设计是基于延时锁定环(DLL)原理上,采用混合信号电路设计方案来实现。设计中的数字电路控制模块,通过对改进后的电荷泵中的附加开关工作时间的精确控制来实现对输入时钟信号所需延时的精确控制,从而得到所需的延时。该电路不会累积相位误差,具有良好的噪声敏感度。电路采用0.18μm的CMOS工艺,工作电压1.5V,可管理的时钟信号最高频率为360MHz,延时范围为1T,延时精度为T/32。     

利用可编程的扭斜控制解决时钟网络问题的方法

时钟网络管理问题提高同步设计整体性能的关键是提高时钟网络的频率。然而,诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件,诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB     

2 GHz采样连续时间ΣΔ ADC高层次建模

宽带连续时间ΣΔADC被大量应用于无线通信及其他领域。设计采用3阶连续时间系统架构,包含3级RC环路滤波器和4位内部量化器,采样时钟频率为2GHz。通过引入半个时钟周期延时来改善环路异步问题,以补偿环路延时对性能的影响。对连续时间ΣΔADC的非理想因素,如运放有限带宽、有限增益、积分器时常数变化、DAC失配、比较器失调、时钟抖动等,进行建模,通过大量系统仿真,得出各个非理想参数指标,在100 MHz带宽内、2GHz采样频率下,ΣΔADC的SNDR为76.8dB,动态范围为77dB。     

面向电荷泵的占空比可调四相时钟发生电路北大核心

针对传统四相时钟发生电路产生的时钟波形信号易发生交叠、驱动电荷泵易发生漏电等问题，提出了一种占空比可调四相时钟发生电路。电路在每两相可能出现交叠的时钟信号之间都增加了延时单元模块，通过控制延时时间对输出时钟信号的占空比进行调节，避免了时钟相位的交叠。对延时单元进行了改进，在外接偏置电压条件下，实现了延时可控。基于55 nm CMOS工艺的仿真结果表明，在10～50 MHz时钟输入频率范围内，该四相时钟发生电路可以稳定输出四相不交叠时钟信号，并能在1.2 V电压下驱动十级电荷泵高效泵入11.2 V。流片测试结果表明，该四相时钟发生电路能够产生不相交叠的四相时钟波形，时钟输出相位满足电荷泵驱动需求。     

MEMS陀螺仪零偏温度特性分析及性能优化北大核心

零偏温度漂移是MEMS陀螺仪主要误差源之一,对MEMS陀螺仪零偏温度漂移误差源进行了分析。检测电路中延时相位的漂移是引起MEMS陀螺仪零偏温度漂移的主要原因。自时钟技术基于锁相环原理,将MEMS陀螺仪的驱动频率作为锁相环参考频率。陀螺仪检测电路的系统时钟频率跟随MEMS陀螺仪驱动频率而变化,两者始终保持固定的比例关系,最大限度地消除了延时相位变化。使用自时钟技术,将MEMS陀螺仪零偏温度漂移减小为原来的2%。     

一种新颖的低非线性全数字多相时钟产生电路

通过对传统的全数字多相位时钟产生电路进行分析和总结,提出一种新颖的延时校准算法。该算法通过优化调整延时单元的顺序,大大改善了全数字多相位时钟产生电路的非线性。整个电路基于全数字延迟锁相环,采用0.13μm CMOS工艺实现,并成功用于时间数字转换器中。输入时钟频率范围在110 MHz到140 MH间,对应的输出相位差为446 ps到568 ps,积分非线性小于0.35 LSB,微分非线性小于0.33 LSB。     

一种非零偏差时钟网布线算法

特定的非零偏差时钟网比零偏差时钟网更具优势,它有助于提高时钟频率、降低偏差的敏感度.文章提出了一种新的非零偏差时钟树布线算法,它结合时钟节点延时和时钟汇点位置,得到一个最大节点延时次序合并策略,使时钟树连线长度变小.实验结果显示,这种算法与典型的最邻近选择合并策略相比较,可以减少20%～30%的总连线长度.     

一种自参考高速高精度片上时钟抖动测量系统

提出了一种自参考结构的高速高精度片上时钟抖动测量系统。该系统采用流水线读出差分延时链结构,实现了超高速时钟相位抖动的连续周期测量。为降低传统测量中参考时钟引入的系统误差,提出了一种单时钟周期延时结构的自参考测试方案,实现了无参考时钟的抖动测量。鉴相器采用三级SR锁存器结构,可实现无死区时间鉴相。设计采用0.13 μm CMOS工艺,电源电压为1.5 V。仿真结果表明,该系统可测量时钟频率范围为80 MHz～1.2 GHz,分辨率最高可达3 ps,在电源噪声为100 mV时,分辨率仍可达6 ps。最后,对仿真结果进行了噪声频谱描述分析。     

如何选择合适的锁相环时钟源

基于锁相环(PLL)的时钟源为许多电信和数据通信系统以及微机母板提供时钟信号。它们同样应用于其它电子系统中。 可供使用的基于锁相环的时钟源很多,大部分可划分为几个类别,如零延时缓冲器、频率合成器,以及集成时     

一种基于差分技术的CBR业务时钟自适应恢复方案

信元在ＡＴＭ网内传送时，不可避免地产生了信元延时抖动。信元延时抖动对于基于ＡＴＭ平台的ＣＢＲ业务时钟自适应恢复有很大的负面影响［１～５］，即会造成时钟频率的抖动和漂移。这使得这种时钟恢复方案在某些场合不能应用［１，２］。本文提出了一种基于差分技术的业务时钟恢复方案，该方案可以显著地降低由于信元延时抖动而造成的业务时钟频率的抖动和漂移，同时不增加缓存的容量，即不会增加信元的总的延时。这对于提高基于ＡＴＭ平台的ＣＢＲ业务的质量有着较大的意义。     

一种改进型FBT时钟树结构

针对混合型鱼骨平衡树(FBT)时钟结构的优缺点,结合宏单元的特性,提出了一种针对触发器与宏单元共存的改进型FBT时钟树结构,并总结出一种快速实现该时钟树的方法。在相同条件下,采用该方法实现的时钟树结构与二叉树型、鱼骨型时钟结构和传统的FBT时钟树结构进行比较,结果显示:鱼骨型时钟结构的时序质量最差;改进型FBT时钟树比二叉树型时钟树减少了15%的时钟延时和35%的时钟偏差,且整个过程的实现时间是传统FBT时钟树的30%。     

改三菱M50198延时连续可调

笔者在多次组装和维修卡拉OK机时,发现M50198延时时间很短,而且还需采用逻辑开关控制,很不方便。为此改用给它输入一个外部时钟频率的方法,不仅效果令人满意,延时可以连续可调,而且还可扩展延时时间(一般在4～120ms范围可调)。使用时可根据个人情况进行调整。电路改制很简单,将原电路M50198第②、③脚之间接入的3.27MHz晶振去掉,在该芯片第③脚接入一只220kΩ电阻接地,它不仅起平衡作用,而且还可抗干扰。CD4046为一只锁相环IC,利用内部的VCO产生1.1MHz频率可调的方波,所需频率     

一种基于频差法的顺序等效采样方法及其实现

基于频差法原理实现顺序等效采样方法,将时域问题转化到频域进行处理,理论上分析其可行性,给出频率差值的计算方法,可以通过频差设计任意等效采样频率.经过电路板实验验证,该方法简化了步进延时系统的复杂度,降低延时路径上的引入的干扰,目前实现的最小步进延时为1.71ps,最高顺序等效采样率约为585GS/s.为了缩短基于频差法的顺序等效采样所需的总时间,提出了倍频采样时钟的技术.该方法可以扩展应用到许多等效采样的领域中.     

时钟延时及偏差最小化的缓冲器插入新算法

本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法.基于Elmore延时模型,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数.当缓冲器布局使所有缓冲器间延时函数具有相同导数值时,时钟延时达到最小;当所有源到各接收端点路径的延时函数值相等时,时钟偏差达到最小.对一棵给定的时钟树,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器,通过优化缓冲器的位置实现时钟延时最小;通过调整缓冲器尺寸和增加缓冲器层数,实现时钟偏差最小.     

一种基于电荷泵锁相环的时钟调节电路设计

设计了一种基于电荷泵锁相环(PLL)的独特时钟调节电路,可调节时钟频率和延时,可纠正时钟偏斜,能够输出不同相位(0°,90°,180°,270°)锁定且低抖动的各种频率信号,锁相环可外部动态配置。该电路可应用于FPGA系统集成电路的时钟发生源电路中,能够提供非常灵活的时钟调节功能。仿真结果表明,该电路满足设计需求。     

一种用于622 Mb/s光纤通讯的时钟恢复电路

提出了一种用于622Mb／s光纤通讯系统的时钟恢复电路。该电路采用改善的正交相关器结构，以改善传统的锁相环捕获范围窄、因环境噪声干扰而失锁的问题。同时，很好地解决了数据恢复电路中时钟和数据的校准问题。压控振荡器(VCO)采用全差分和延时插入技术，以抑制电源和衬底噪声，提高振荡频率范围。该电路采用2μm双板型工艺，在3．3V电压下工作，用Cadence软件进行模拟，捕获时间小于16μs，输出时钟抖动小于0．005UI。     

一种用于ADC采样的高精度时钟占空比校正方法

本文提出一种高精度时钟信号占空比校正方法,采用环路负反馈的理论产生延时控制电压,并通过延时可控的占空比调整电路来产生高精度占空比的时钟信号。基于0.18μm工艺对所提出的校正方法进行了具体电路设计和PVT全面仿真验证,输入频率在100MHz占空比变化范围6%~97%时,该方法都可以动态精确的输出频率为100MHz占空比为50%的信号,最大误差小于0.28%,功耗仅为4.8mW,为高精度ADC采样和转换提供了高效的解决方案。     

一款使用低功耗多级运放实现的12位，20兆带宽，18毫瓦的连续时间型过采样调制器

本文在130纳米CMOS工艺下实现了一种具有20兆赫兹带宽,四阶连续时间型过采样调制器。调制器由有源积分环路滤波器、4位内部量化器和3个电流舵型反馈数模转换器构成。本文提出了一种三级运算放大器,它可以在获得高带内增益和高带宽的同时消耗较小的功耗。为了减小时钟抖动对连续时间型过采样调制器的影响,内部反馈数模转化器采用了不自归零的反馈波形。同时采用特殊的版图技术保证数模转换器的线性度,同时避免使用动态器件匹配技术引入的额外环路延时。芯片工作在1. 2 V 电源电压和480 M Hz 时钟频率, 在20 MHz 的信号带宽内, 调制器的动态范围为66 dB, 峰值SNR为64.6 dB, 功耗为18 mW。     

卡拉OK组合音响电子混响器原理与维修

本文以星河XH-790型电子混响器为例,简述其工作原理及常见故障,供维修人员参考。一、电子混响器电路组成电子混响器电路如附图所示。主要由IC5(MN3007)、IC6(MN3101)和IC4(LM324)等组成。1.LM324(IC4)四运算放大器电路该电路主要用作运算放大和混频放大。其电源电压参数值为32V,输入电压为32V,功耗为0.57W。LM324采用14脚双边排列塑料封装。引脚功能与相关数据参数如表1所示。