用传输门VCO和动态PFD设计低功耗CMOS琐相环

锁相环（PLL）是VLSI系统的重要单元电路之一,为了实现高速低功耗的CMOS锁相环,用传输门VCO和动态反相器PFD电路设计CMOS锁相环。传输门结构VCO具有高速、低电压和低功耗的特性,而动态反相器PFD具有功耗低和面积小的特点。SPICE模拟表明,当电源电压为2．5V时,基于0．6μmCMOS工艺设计的CMOS锁相环电路,工作频率高达1000MHz,而功耗低于50mW。     

一种低抖动电荷泵锁相环频率合成器

设计一种低抖动电荷泵锁相环频率合成器,输出频率为400 MHz~1 GHz。电路采用电流型电荷泵自举结构消除电荷共享效应,同时实现可编程多种输出电流值。通过具体的频率范围来选择使用的VCO,获得更小的锁相环相位抖动。电路采用0.13μm 1.2 V CMOS工艺,芯片面积为0.6 mm×0.5 mm。Hsim后仿真结果显示当输出频率为1 GHz时,锁相环频率合成器的锁定时间为4.5μs,功耗为19.6 mW,最大周对周抖动为11 ps。     

基于电感电容振荡器的电荷泵锁相环的设计

设计并实现了一种采用电感电容振荡器的电荷泵锁相环,分析了锁相环中鉴频/鉴相器(PFD)、电荷泵(CP)、环路滤波器(LP)、电感电容压控振荡器(VCO)的电路结构和设计考虑。锁相环芯片采用0.13μm MS&RF CMOS工艺制造。测试结果表明,锁相环锁定的频率为5.6～6.9 GHz。在6.25 GHz时,参考杂散为-51.57 dBc;1 MHz频偏处相位噪声为-98.35 dBc/Hz;10 MHz频偏处相位噪声为-120.3 dBc/Hz;在1.2 V/3.3 V电源电压下,锁相环的功耗为51.6 mW。芯片总面积为1.334 mm2。     

基于 PDSOI工艺的抗 SET锁相环设计

基于0．35μm PDSOI工艺设计了一款输出频率范围为700M Hz-1．0GHz的锁相环电路,利用Sentaurus TCAD工具对其进行单粒子瞬变（SET ）混合模拟仿真,确定其SET敏感部件并建立SET分析模型,分析了SET与锁相环系统参数之间的关系．通过增加由一个感应电阻、一对互补运算放大器和互补SET电流补偿晶体管组成的限流电路并利用多频带结构降低了VCO的增益,显著提升了锁相环的抗SET性能．仿真结果表明,CP中发生SET后VCO控制电压Vc的波动峰值、锁相环的恢复时间以及输出时钟的错误脉冲数明显降低,分别为未加固锁相环的43．9％、49．7％和29．1％,而辐射加固前后 VCO的基本结构变化不大,其SET轰击前后无明显变化．     

一种用于时钟产生的低功耗电荷泵锁相环设计

设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。     

RFA／RFID方案解决DVD供应链中失窃问题

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

一种采用交错耦合VCO和高速前置分频器的频率合成器

文章提出了一种采用延迟单元交错耦合压控振荡器（VCO）和高速双系数前置分频器的锁相环（PLL）频率合成器设计方法。采用0．25μm的CMOS工艺模型,在Cadence环境下模拟,在相同级数情况下,设计获得的VCD比传统顺序连接的VCO速度快1．4倍;运用动态D触发器实现的双系数前置分频器,最高速度可达2GHz。该锁相环频率合成器在400MHz-1.1GHz的宽频范围内都能保持良好的相位跟踪特性,温度系数为886ppm/℃,电源反射比为3．3％／V。     

宽带低噪声LC VCO及一种新式稳幅电路的设计

本文给出了基于0．35μm CMOS工艺的VHFH波段宽带低噪声LCVCO的设计。并提出了一种新的自动幅度控制电路：电荷泵式自动幅度控制电路（CP_AAC）。测试结果表明：该VCO在全波段相位噪声低于-79dBc／Hz@10kHz，而且CP_AAC对VCO相位噪声的影响低于1dB。     

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16～400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19～0.88 V,振荡频率范围为5.9～6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。     

PLL频率合成器可带高电压电荷泵

锁相环(PLL)频率合成器中的电荷泵电压用于控制VCO的振荡频率.大多数PLL的电荷泵电压一般为5V或6V,因而电荷泵电压可控的VCO频率调谐范围和调谐精度都是有限的.     

低相位噪声和低参考杂散CMOS锁相环的优化设计与实现

基于Simulink建立的CMOS电荷泵锁相环的动态模型,对电荷泵锁相环的环路参数与环路稳定性的关系进行了仿真与分析,根据分析结果确定了4GHz锁相环的环路参数,并围绕低相位噪声和低参考杂散设计了锁相环各单元电路结构。该锁相环采用SMIC 0.18m CMOS工艺进行了流片,芯片面积为675μm×700μm。测试的VCO在控制电压为0.3~1.5V时,振荡频率为3.98~4.3GHz;当分频比为1036,参考信号频率为4MHz,锁定状态下锁相环的相位噪声测量值为-120.5dBc/Hz@100kHz及-127.5dBc/Hz@1MHz;电路参考杂散约为-70dB,整体性能优良。     

用于数字电视调谐器的宽带CMOS频率综合器

介绍了一块用于数字电视调谐器的CMOS宽带频率综合器。该频率综合器集成了压控振荡器（VCO）、分频器（Divider）、鉴频鉴相器／电荷泵（PFD／CP）及4MHz晶振电路和整形电路。该芯片使用经典的单变频三波段结构，VCO通过片外谐振回路产生了从80MHz到840MHz的本振信号。为了保证频率综合器在很宽的频带内能正常工作并具有较为一致的性能，设计中VCO模块采用了独创的稳幅机制，并对预分频器结构进行了改进。该芯片采用了3．3V 0．35μm CMOSRF工艺，所有电压信号路径均采用了差分结构，满足了DVB-C QAM64数字电视的低噪声要求，实现了清晰的数字电视接收，文章最后给出了测试结果。     

应用于无线通信领域4.1 GHz锁相环的设计

在分析锁相环线性模型的基础上,分析了影响锁相环系统的各种因素,采用相应的优化方法设计了一款4.1GHz LC锁相环。详细介绍了该锁相环中各模块电路（包括Lc型压控振荡器,高速分频器,数字分频器,鉴频／鉴相器,电荷泵以及无源滤波器等）的设计,并且给出了仿真结果。其中高速分频器采用TSPC逻辑电路,速度快功耗低。该锁相环采用SMIC 0.18um CMOS工艺设计,当VCO工作在4．1GHz时,在频偏为600kHz的相位噪声为-110dBc。     

锁相环相位噪声与环路带宽的关系分析

应用电荷泵锁相环系统的等效噪声模型,分析电荷泵锁相环相位噪声在不同频率段的功率谱密度.据此得到相位噪声的功率谱密度与频率关系的模拟曲线.分析与模拟的结论指出环路噪声具有低通特性,而VCO噪声在低频区衰减明显,在设计锁相环路时需要综合考虑环路和VCO两种噪声的影响,然后才能确定环路带宽.该结论时于电荷泵锁相环的相位噪声与环路带宽设计具有一定的参考意义.     

一种高性能CMOS电荷泵的设计

设计了一种用于电荷泵锁相环的CMOS电荷泵电路。电路中采用三对自偏置高摆幅共源共栅电流镜进行泵电流镜像,增大了低电压下电荷泵的输出电阻,并实现了上下两个电荷泵的匹配。为了消除单端电荷泵存在的电荷共享问题,引入了带宽幅电压跟随的半差分电流开关结构,使电荷泵性能得以提高。设计采用0．18-μm标准CMOS工艺。电路仿真结果显示,在0．35V到1．3V范围内泵电流匹配精度达0．9％,电路工作频率达250MHz。     

一种快速捕获、带宽可调的锁相环电路

设计实现了一个快速捕获,带宽可调的电荷泵型锁相环电路。采用了一种利用状态机拓展鉴频鉴相器检测范围的方法,加快了环路的锁定;通过SPI总线实现电荷泵电流配置和调整VCO延时单元的延迟时间,优化了电路性能。芯片采用中芯国际0.18μmCMOS工艺,测试结果表明,锁相环锁定在100MHz时的抖动均方值为24ps,偏离中心频率1MHz处的相位噪声为-98.62dBc/Hz。     

GPS接收机中1.57 GHz CMOS锁相环的设计

设计了一种用于GPS接收机中采用CMOS工艺实现的1.57GHz锁相环.其中,预分频器采用高速钟控锁存器(LATCH)的结构,工作频率超过2GHz.VCO中采用LC谐振回路,具有4段连续的调节范围,输出频率范围可以达到中心频率的20%.电荷泵采用一种改进型宽摆幅自校准电路,可以进一步降低环路噪声.锁相环采用0.25μmRFCOMS工艺实现.测量表明VCO输出在偏移中心频率1MHz处的相位噪声为-110dBc/Hz,锁相环输出在偏移中心频率10kHz处的相位噪声小于-90dBc/Hz.供电电压为2.5V时,功耗小于15mW.     

一种具有快速锁定特性的自适应锁相环设计

基于传统电荷泵锁相环(CP-PLL)系统结构设计了一个具有快速锁定特性,环路带宽自适应调节的锁相环。对其中的电荷泵(CP)、低通滤波器(LPF)和环形振荡器(VCO)子模块电路采用了新颖的设计,用UMC 0.18μMix-mode CMOS工艺实现了电路,仿真结果表明系统有较高的性能,适用于USB2.0等高速串行数据传输系统。     

一种宽动态范围低失配的电荷泵

采用TSMC 0.18 μm混合CMOS工艺,设计了一种应用在GNSS接收机中低杂散锁相环(PLL)的宽动态范围低失配电荷泵。分析了电荷泵非理想因素和压控振荡器(VCO)调谐增益对参考杂散的影响,发现提高电荷泵电流匹配精度和减小VCO调谐增益均可有效抑制锁相环的参考杂散。采用加负反馈的源极开关型电荷泵,以实现电荷泵充放电电流的精确匹配。利用电荷泵输出电压来控制运算放大器的不同输出支路,以拓宽电荷泵的输出电压动态范围,从而降低PLL输出频率范围对VCO调谐增益的要求。仿真结果表明,当电源电压为1.8 V、电荷泵电流为100 μA时,可以实现充放电电流精确匹配,输出电压范围达到0.02~1.78 V,参考杂散为-66.3 dBc。     

一种0.8V低功耗低相位噪声锁相环的设计

本文提出了一种低电压应用的低功耗、低相位噪声锁相环（PLL）。其中压控振荡器（VCO）的工作电压为0.5V,其他模块的工作电压为0.8V。为了适应极低电压下的应用,文中振荡器采用了纯NMOS差分拓扑结构,鉴频鉴相器（PFD）采用改进的预充电结构,而电荷泵（CP）采用新型负反馈结构。预分频电路采用扩展的单相时钟逻辑电路构成,它可以工作在较高的频率下,节省了芯片面积和功耗。此外还采用了去除尾电流源等设计方法来降低相位噪声。采用SMIC 0.13μm RF CMOS工艺,在0.8V电源电压下,测得在整个锁定范围内,最差相位噪声为-112.4dBc/Hz@1MHz,其输出频率范围为3.166~3.383GHz。改进的PFD和新型CP功耗仅为0.39mW,占据的芯片面积仅100μm×100μm。芯片总面积为0.63mm2,在0.8V电源电压下功耗仅为6.54mW 。