可测试性设计技术在一款通用CPU芯片中的应用

可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。     

一种行为级可测试性综合方法

伴随着高层次综合技术的普及和深入,高层次可测试性综合技术引起了广泛的关注。在简单介绍当前可测试性综合技术的现状后,提出了采用“VHDL进,VHDL出”的方式进行行为级可测试性综合的流程,并提出了一个新的行为级可测试性分析算法,然后讨论了测试点的选择、可测试结构的规范化描述和自动插入的技术与方法。     

基于测试覆盖的NHPP模型

软件可靠性工程是对软件的质量进行管理和控制的实用性学科,而软件可靠性模型又是软件可靠性工程的基础之一,为了保证可靠性模型的估测精度,好的软件可靠性模型必须包括对软件可测试性及测试覆盖等的说明功能。     

可测试性技术的现状与未来

可测试性是同可靠性、维修性相并列的一门新型学科和技术,其发展和应用对于提高产品的质量,降低产品的全寿命周期费用具有重要意义。本文介绍了可测试性技术的产生、内涵与关键技术、发展历程及现状,并对其未来发展方向进行了预测。     

芯片验证分析及测试流程优化技术

分析了不同测试项目对于一款采用0．18μm工艺流片的高性能通用处理器芯片失效的发现能力．以失效分析的数据作为基本数据结构,提出了测试项目有效性和测试项目耗费时间的折中作为启发式信息的优化算法,利用该算法生成的测试流程可以减少失效芯片的测试时间．该算法和动态规划算法相比,计算复杂度从O（dn^2n）降低到O（dn^3）．最后用实验数据证明了该算法的有效性．     

雷达装备测试性验证及应用研究

针对目前雷达装备测试性论证、设计和验收中缺乏系统、有效的测试性验证方法的问题,提出了适合于雷达装备测试性验证程序和实施方案,重点对测试性定量指标验证样本量的确定方法、故障注入模式的选取原则、故障样本分配以及系统测试性评价进行了研究;该验证方法充分考虑了装备承制方和订购方风险,可用于雷达装备故障检测率、故障隔离率和虚警率的验证与评估;最后进行了实例分析,结果表明该方法能够达到测试性验证的效果,具有一定的实用性和参考价值。     

通路时延测试综述

本文对目前通路时延测试领域的主要研究成果进行了综述，阐述了主要的通路时延可测试性及相应的单通路时延故障的分类，并介绍了三种精简通路集的通路时延测试方法。     

一种金融双界面卡可测试性设计研究

由于安全性好,存储容量大等方面的优点,金融IC卡代替传统的磁条卡已经成为一种必然趋势;由于电路的复杂性,在金融卡的设计过程中必需注意可测试性设计;文章对一种金融双界面卡进行可测试性设计,主要关注嵌入式存储器、振荡器电路和非接触模拟前端电路的可测试性设计,在进行理论分析的基础上提出测试结构,并对电路进行设计;最终基于V777系统对流片以后的金融双界面卡进行测试,测试结果表明本设计具有很好的功能。     

数字信号处理器芯片核NDSP25的可测试性设计

介绍了可测试性设计的一般方法,着重讨论了NDSP25数字信号处理器芯片核的可测试性设计策略,以及可测试性设计的实现,并对可测试性设计的结果进行了统计和分析。     

一种并发程序可测试性分析框架

软件可测试性是对测试软件难易程度的预测，在测试、度量等许多领域中得到了广泛应用．由于并发程序执行的不确定性，其可测试性分析尚有很多难点有待解决．该文提出了一种并发程序可测试性分析框架．在充分分析程序内部数据流、控制流以及并发和同步对数据流和控制流影响的基础上，从单个并发单元、并发因素、共享变量因素及通信关系4个方面对并发程序的可测试性进行了分析，为综合度量并发程序的可测试性提供了依据．     

基于微处理器的可测性设计

由于微处理器结构复杂，测试困难，作者在微处理器设计中插入内建自测试（BIST）电路，对指令译码部件的可编程逻辑阵列（PLA）电路和执行部件的控制只读存储器（CROM）电路进行测试。模拟结果表明，微处理器可分别在测试模式与正常工作模式下运行。在测试模式下，微处理器芯片中近40％的晶体管可用自检办法解法。     

系统级的可测性设计

随着IC设计的不断发展，SoC由于其可重用性而被广泛应用，这使得可测性设计（DFT）也被提高到系统级的高度。从顶层模块考虑，必须对不同模块采用不同的测试策略，合理分配测试资源。该文通过实例，提供了一种可行的系统级DFT方案。     

EPA网络芯片验证与测试

提出一种EPA网络芯片的验证方法。介绍EPA网络芯片的功能和结构,设计基于虚拟设备的EPA网络环境,从验证网络通信接口和调度正确性的角度,将设计的EPA网络芯片接入到已有EPA网络中进行测试。测试结果表明,该仿真系统的同步精度在1 μs以内,能满足使用需求,且验证了现场可编程逻辑门阵列作为从时钟程序的稳定性。     

基于Rollout算法的模拟电路测点选择

针对模拟电路的测点选择问题,对整数编码故障字典进行了研究.分析了基于信息熵算法的测点选择算法,并采用Rollout算法对信息熵算法进行优化,建立了一种新的测点选择算法,给出了新算法的详细计算过程和计算效果.试验结果表明,新算法的计算效果优于信息熵算法,且随着故障字典复杂度的增加,优势更加明显.     

微处理器硬件验证平台的设计与应用

提出了面向高性能微处理器功能验证的全芯片验证平台的结构和构造方法,阐述了基于硬件加速器微处理器验证平台的实现。该验证平台提供了在线仿真和模拟加速两种验证模式,通用性好,已成功验证了自主设计的64位通用微处理器的正确性和兼容性。     

边界扫描测试技术及其应用

边界扫描技术是一种完整的、标准化的可测性设计方法，它提供了对电路板上元件的功能、互连等进行测试的一种统一方案，极大地提高了系统测试的效率。本文详细介绍了边界扫描测试的原理、结构，讨论了边界扫描测试技术的应用。     

测试性验证技术与应用现状分析

阐述了测试性验证技术在新型装备PHM设计中的重要性,分析了测试性验证相关的国内外军用标准,归纳了相关军用标准在适用性方面存在的不足之处,指出应该建立测试性验证专用标准指导测试性验证工作。调研了国内测试性验证技术的应用情况,从测试性试验和测试性评估验证两个方面分析了测试性验证技术在实际应用中遇到的问题,并进一步确定了测试性验证标准中应该提供的内容,为测试性验证技术研究和标准的制定奠定了良好的基础。     

一种嵌入式边界扫描测试数据压缩及合成方法

随着嵌入式测试概念的产生,边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌入式测试方法,成为板级乃至系统级故障检测的新研究方向;嵌入式边界扫描是电路板级故障检测的必然发展趋势;文中首先介绍了嵌入式边界扫描技术,然后提出了一种嵌入式边界扫描测试数据压缩及合成方法,阐述了嵌入式边界扫描的数据生成及下载,最后以某数字电路板为对象进行了嵌入式边界扫描测试验证,并给出结论;总体上,嵌入式边界扫描测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本.     

DFT在标记芯片中的应用

介绍DFT的基本概念及应用情况,DFT已经成为IC设计流程当中十分重要的一部份.并介绍DFT在一个具体项目-标记算法的ASIC实现中的应用.