用于低功耗设计和测试的自适应触发器

提出一种触发器结构——自适应触发器，它可以同时降低VLSI电路的工作功耗和扫描测试时的功耗，自适应触发器监视D端和Q端的逻辑电平，当两者的逻辑电平相等时，就会自动把触发器的内部时钟停在逻辑高电平；否则，触发器要跳变时，就会自动地恢复触发器的内部时钟，在触发器的跳变率较低时，自适应触发器能有效地降低触发器的功耗，同DL—DFF和时钟门控相比，自适应触发器具有不需要附加额外电路，并能同时降低电路的工作功耗和扫描测试功耗的优点。     

基于SABL的防御差分功耗分析移位寄存器设计

通过对传统移位寄存器原理和灵敏放大型逻辑(Sense Amplifier Based Logic,SABL)电路的研究,提出一种能够防御差分功耗分析的移位寄存器设计方案。该方案首先采用主从触发的方式,设计基于SABL电路的清零置位D触发器;然后利用该触发器与SABL逻辑门实现多位移位寄存器电路。Spectre仿真验证表明,所设计的移位寄存器逻辑功能正确,在多种PVT组合下NED均低于2.66%、NSD均低于0.63%,具有显著的防御差分功耗分析性能。     

一种适于实现Datapath电路的FPGA逻辑模块

提出一种适于实现数据通路的FPGA逻辑模块。每个模块包括4个基于全加器的逻辑单元。逻辑单元分为组合和时序两部分：组合部分以1位全加器为基础,有两个输出端,这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数;时序部分基于可配置的D型触发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示,在实现数据通路中的常用电路时,新逻辑单元比基于LUT的FPGA单元平均大约节省75%的MOS管数。     

面向多级逻辑的低功耗有限状态机状态分配

状态分配在低功耗有限状态机设计中已经被证明是很有效的方法.该文针对有限状态机多级组合逻辑实现提出了一个新的成本函数,并利用整体退火遗传算法来进行状态码的搜索,通过减少电路的开关活动性和组合逻辑部分的面积来达到功耗的降低.对25个有限状态机标准测试电路进行面积和功耗的测试表明:与已发表的针对面积和功耗优化的算法相比,该文所提出的算法不但在功耗降低上具有较大的改进,在面积改善上也具有一定的优势.     

WOLF-Linux系统上的脉冲式动态电源管理

动态电源管理(dynamic power management,DPM)是一种动态重构系统资源以提供适当系统处理能力和优化的系统功耗的设计方法,着眼于动态获得功耗和效率之间的平衡.动态电源管理结合津科WOLF-Linux系统采用的类纸显示单元的应用需求,产生了DPM结合APM的脉冲式动态电源管理方法.该方法目标是在对媒体阅读系统中实现阅读不耗电的目标.     

存储器式的逻辑计算机的EFL结构

LIM(逻辑存储器)结构使得计算机系统的中央处理部件以规则的陈列与存储器结合在一块。这些陈列单元本身就是很规则的,可以采用统一的双层EFL结构。此种结构是改进了的电流型逻辑,易于大规模集成,用与普通射极耦合逻辑(ECL)门相当的功耗和硅片面积就能实现三级逻辑。它还允许用单一结构组成△型门闩触发器。在LIM的数据传送和顺序陈列的例子中,这种结构的能力得到了证明。     

RTL综合中的格式剖别

由于寄存器传输级（RTL）行为描述可以精确地确定数字系统的操作,所以寄存器传输级综合成为当前EDA行业的主流设计方法。实现从寄存器传输级行为描述到门级结构描述转换的RTL综合,是组合逻辑／时序逻辑综合理论在HDL（硬件描述语言）上的具体应用。设计寄存器传输级综合工具的基础是格式判别,即将行为描述中的组合逻辑与时序逻辑区分开来,利用组合逻辑综合与时序逻辑综合分别进行处理从而完成寄存器传输级综合,提出一种易于实现的格式判别方法,该方法利用赋值语句为核心的中间数据格式以及逻辑综合所能接受的条件判断此赋值语句组合是组合逻辑还是时序逻辑,并生成不同层次、功能相对独立的RT单元以便利用对应的组合逻辑综合或时序逻辑综合处理此RT单元,从而在实现RTL综合的过程中使组合逻辑综合和时序逻辑综合得到最大限度的重用。最后文中给出一些测试实例和结果分析,通过测试实例和结果分析表明该文提出手方法不但有效地区分了组合逻辑和时序逻辑,而且由于通过对组合逻辑综合和时序逻辑综合最大限度的重用,使寄存器传输级综合的开发时间大大缩短,此方法已经用于作者的RTL综合系统中。     

低成本的两级扫描测试结构

提出了一种两级扫描测试结构：根据电路结构信息对时序单元进行分组,同组的时序单元在测试生成电路中共享同一个伪输入;将时序单元划分到不同的时钟域,在测试向量的置入过程中只有很小一部分时序单元发生逻辑值的翻转;引入新的异或网络结构,消除了故障屏蔽效应.实验结果表明,该两级测试结构与以往的方法相比,在保证故障覆盖率的同时,大大降低了测试时间、测试功耗和测试数据量.     

嵌入式SRAM的优化修复方法及应用

为了提高SRAM的成品率并降低其功耗,提出一种优化的SRAM.通过增加的冗余逻辑及电熔丝盒来代替SRAM中的错误单元,以提高其成品率;通过引入电源开启或关闭状态及隔离逻辑降低其功耗.利用二项分布计算最佳冗余逻辑,引入成品率边界因子判定冗余逻辑的经济性.将优化的SRAM64K×32应用到SoC中,并对SRAM64K×32 的测试方法进行了讨论.该SoC经90nm CMOS工艺成功流片, 芯片面积为5.6mm×5.6mm, 功耗为1997mW.测试结果表明:优化的SRAM64K×32 在每个晶圆上的成品率提高了9.267%,功耗降低了17.301%.     

应用于计算机网络协议一致性测试的传输机制

测试传输在很大程度上影响测试系统实现和测试集设计．良好的传输方法能够对测试集设计者屏蔽被测协议实现的相关信息,同时简化测试配置．根据测试集设计和测试传输分离的思想,采用通信实体和网络接口相结合的机制实现测试传输,网络接口用于定义逻辑测试接口的类型和相应的参数,相当于一台逻辑测试器;通信实体用于向逻辑测试器屏蔽下层服务提供者的类型,完成测试数据的发送／接收工作．该传输机制在IPV6协议一致性测试系统中获得了成功。     

流水线的FPGA低功耗设计①

在组合逻辑中加入寄存器级形成流水线,减少了信号毛刺的产生和传播,从而降低FPGA动态功耗,通过XPower功耗分析工具总结出了流水线设计和非流水线设计的功耗,为了做出更完整的对比,使用了低翻转率信号,随机翻转率信号和高翻转率信号作为输入,最后得出结论,对于高翻转率的信号,使用流水线可以一定程度的降低FPGA的功耗,对于低翻转率的信号,使用的流水线可能会使用比非流水线更多的功耗,并分析了其原因。     

SoC设计中的时钟低功耗技术

针对时钟网络在SoC芯片中的作用和时钟网络自身的特点,研究并实现3种时钟低功耗技术,包括在系统级采用动态时钟管理技术动态地关断和配置芯片内各模块的时钟,在逻辑综合时基于功耗优化工具Power Compiler插入门控时钟单元,在时钟树综合时以时钟树规模为目标进行低功耗时钟树综合。在音视频解码芯片的设计中采用以上3种技术,结果表明其功耗优化效果明显。     

Partitioning circuits for improved testability

Exhaustive self-testing of combinational circuitry within the framework of the level-sensitive scan design (LSSD) discipline requires that every output node depend on a small number of input nodes. We present here efficient algorithms that take an arbitrary block of combinational logic and add to it the smallest number of bits of new LSSD registers necessary to: (1) partition the logic so that no output depends on more thank inputs, and (2) maintain timing within the block (so that all input-to-output paths encounter the same number of bits of register). Our partitioning algorithms conform to two different design constraints. We also show that the unconstrained partitioning problem is NP-complete.     

可变长移位逻辑的设计与实现

主要研究可变长移位逻辑的几种设计方法。为克服传统的采用移位寄存器来实现可变长移位功能消耗大量寄存器和组合逻辑资源的缺点,结合Xilinx FPGA的结构,提出了基于Xil-inx FPGA的实现方法;针对ASIC设计,提出了两种基于存储器的实现方法,并对它们的优缺点进行了分析和比较,同时给出了原理图和仿真波形。     

基于加权数据通路的RTL级低功耗SoC设计

低功耗是SoC设计与评估的重要技术指标之一,现利用加权数据通路,提出一种新的低功耗SoC设计方法。该算法首先利用程序切片技术提取RTL级数据通路,然后采用贝叶斯网络训练获得各数据通路的权重(使用频率),以形成加权数据通路,最后根据各路径权值控制门控信号的产生,对权值小的通路优先插入门控逻辑或合并门控逻辑,从而有效降低系统功耗。实验结果表明,该算法与已有ODC低功耗算法相比功耗平均下降8. 38%,面积开销平均减少6.8%,同时数据通路的简化也使得算法计算负荷大幅下降。     

硬件实时操作系统信号量管理的设计与实现

信号量管理是操作系统中频繁运行的程序段之一。为提高实时操作系统RTOS的响应能力,提出了基于FPGA硬件实现信号量管理的设计方案。采用片内寄存器实现事件控制块(ECB)、映射表等存储结构,使用组合逻辑电路实现信号量管理模块,提高了信号量创建、删除及P/V操作的执行速度。     

Retiming synchronous circuitry

This paper describes a circuit transformation calledretiming in which registers are added at some points in a circuit and removed from others in such a way that the functional behavior of the circuit as a whole is preserved. We show that retiming can be used to transform a given synchronous circuit into a more efficient circuit under a variety of different cost criteria. We model a circuit as a graph in which the vertex setV is a collection of combinational logic elements and the edge setE is the set of interconnections, each of which may pass through zero or more registers. We give anO(¦V∥E¦lg¦V¦) algorithm for determining an equivalent retimed circuit with the smallest possible clock period. We show that the problem of determining an equivalent retimed circuit with minimum state (total number of registers) is polynomial-time solvable. This result yields a polynomial-time optimal solution to the problem of pipelining combinational circuitry with minimum register cost. We also give a chacterization of optimal retiming based on an efficiently solvable mixed-integer linear-programming problem.     

FPGA设计中由于延迟产生的冒险现象分析及消除

在使用FPGA器件设计组合逻辑电路时，由于连线和逻辑单元的延迟作用，使输出信号出现毛刺，产生冒险现象，影响逻辑电路的稳定性。本文基于Verilog HDL，对硬件描述语言设计的组合逻辑电路中冒险现象产生的原因进行分析，介绍了通过加入采样脉冲和加入D触发器消除冒险现象的方法。并给出了实例程序、仿真波形及综合后的电路结构图。     

基于动态双轨逻辑的抗功耗攻击安全芯片半定制设计流程

采用动态双轨逻辑实现安全芯片中密码运算模块可以有效抗功耗攻击,但也存在面积、功耗以及运算性能等方面的弱点.本文采用动态双轨与静态单轨逻辑混合设计以实现密码运算模块,并且采用了非对称时钟,这样可达到较好的性能折衷.本文给出了混合设计所遵循的设计约束和时序约束,设计实现了一个动态双轨标准单元库,并给出了一个抗功耗攻击的安全芯片半定制设计流程.根据这个设计流程,本文设计实现了一个3DES协处理器,其中8个S盒全部采用动态逻辑实现,其余部分采用静态逻辑实现;实验结果表明本文给出的混合设计方法和对应的设计流程是完全可行的.     

一种低功耗系统芯片的可测试性设计方案

低功耗技术,如多电源多电压和电源关断等的应用,给现代超大规模系统芯片可测试性设计带来诸多问题。为此,采用工业界认可的电子设计自动化工具和常用的测试方法,构建实现可测试性设计的高效平台。基于该平台,提出一种包括扫描链设计、嵌入式存储器内建自测试和边界扫描设计的可测性设计实现方案。实验结果表明,该方案能高效、方便和准确地完成低功耗系统芯片的可测性设计,并成功地在自动测试仪上完成各种测试,组合逻辑和时序逻辑的扫描链测试覆盏率为98.2%。