基于FPGA的线阵探测器非均匀校正的实现

充分利用了FPGA的硬件资源,提出一种采用电路逻辑设计的FPGA来实现两点校正;利用FPGA中的浮点加法器、浮点除法器、浮点乘法器,以及内部RAM、ROM存储器,可以实时计算校正系数,然后对线阵红外探测器进行非均匀性校正,保证了校正精度。同时,充分利用FPGA并行处理能力强的特点,使系数、图像数据的读取在一个时钟周期内完成。     

光模数转换系统数据校正算法的FPGA设计实现

给出了一种在FPGA上实现光模数转换系统中的数据校正恢复算法的方案。采用System Generator作为算法实现的中间层,并在FPGA上进行了仿真和验证。测试结果表明所提方案校正后的信号与原输入信号的偏差的均值小于2．5％,与使用MATLAB校正后的信号的偏差的均值（〈2％）非常接近。但算法在FPGA上实现的实时性明显提高。     

基于FPGA的脉冲神经网络模型设计与实现

现有的脉冲神经网络模型软件模拟通常具有处理速度慢、功耗高的缺点,同时利用硬件电路实现则具有开发难度大、灵活性差的缺点.为了探索合理实现脉冲神经网络模型的途径,在己有研究成果的基础上综合考虑两种方案的优缺点,提出了利用软件库模拟脉冲神经元数学模型以及网络的拓扑结构、并将网络运行时的关键计算任务以计算内核的方式交由基于OpenCL的FPGA并行计算的新思路.主要工作为:使用模块开发方式对脉冲神经网络软件开发库和OpenCL开发库进行了扩展、并将软件开发库中的重要模块重构成FPGA计算内核,使得软件开发库能够调用FPGA执行计算任务,最终达到利用两个库构建运行网络模型时能够同时满足易于开发、灵活性高、处理速度快、功耗低等要求的目的.基于MNIST图像数据集的图像分类实验表明,同一网络模型拓扑结构下,与在GPU上的软件模拟相比,提出方案的图像分类准确率并没有下降,同时以略微牺牲运行性能为代价,参考功率降低了约63.6%.     

基于FPGA的高速通道校正实现

现代无线通信系统中,多天线技术的应用可以获得阵列增益、干扰抑制等优势,但由于多通道PCB走线长度不等、通道特性存在差异等硬件的非理想因素,阵列接收机接收到的多通道信号存在一定差异,因此通道校正的实现在阵列信号处理中具有重要意义。随着数据传输速率逐渐提高,实现高速通道校正具有实际工程意义,FPGA由于其硬件资源丰富,在高速、并行信号处理应用中具有较大优势,本文提出一种基于XilinxVirtex-5的FPGA实现800MHz高速通道校正的实现。     

基于神经网络的传感器非线性误差校正方法

为对传感器进行非线性校正以进一步提高其测量精度,提出了基于神经网络的校正办法。理论分析了传感器非线性误差的复杂性,并以位移传感器标定为例,详细介绍了传感器非线性校正的过程和方法。采用了最小二乘拟合、BP神经网络以及RBF网络三种方法进行校正,设计并实现了RBF网络的校正模型。实验结果证明,RBF网络的校正方法比BP网络校正方法精度提高了约44%,其补偿效果更优,且其在传感器种类变化或环境影响较大的情况下比最小二乘拟合更具非线性补偿优势。     

基于FPGA的IRFPA非均匀性自适应校正算法实时实现

红外焦平面阵列(IRFPA)的非均匀性校正(NUC)是红外图像处理系统中的重要环节.在研究了基于神经网络的NUC算法的基础上,提出了一种采用FPGA基于神经网络的非均匀性自适应校正算法实时实现硬件方法,该方法利用流水线技术和并行处理结构,大大提高了系统的运算速度,特别适用于大面阵、高帧频红外焦平面成像系统;而且系统仅利用了一片FPGA,体积小,功耗低,便于系统的小型化.     

基于FPGA的红外图像非均匀校正实现方法

针对某国产探测器成像特点,对传统两点校正和神经网络非均匀性校正算法进行了改进和定点化处理。对算法实现时的存储和数据流需求进行分析后,利用存储控制器对DDR2高速读写的优势,在以FPGA为核心的红外成像装置预处理平台上实现了校正系数的在线标定和自适应迭代。在系数更新时,引入运动判断环节,以防止神经网络校正算法带来的目标退化和鬼影现象。成像系统仅采用一片FPGA芯片,使得系统小型化成为可能,充足的资源余量使其具有功能可扩充性。实验证明该实现方法明显改善了红外成像装置的非均匀性,在抑制时间漂移上也取得了满意的效果。     

一种基于FPGA的神经网络的实现

本文介绍了一种用 FPGA 实现神经网络的方法。它利用 FPGA 器件的可重构计算特性,把BP 算法分成三个执行阶段并顺序配置到 FPGA 中执行。这种方法有效地提高了 FPGA 硬件资源的利用率     

基于FPGA的高速数字锁相环的设计与实现

本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA 的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁 相环的捕获性能。     

基于FPGA的前向纠错算法

研究数字音频无线传输中的前向纠错(FEC)算法的设计及实现,对前向纠错中的主要功能模块,如RS编解码、交织器与解交织器等给出基本算法及基于现场可编程门阵列(FPGA)和硬件描述语言的解决方案.选用硬件描述语言VerilogHDL,在开发工具QuartusⅡ4.2中完成软核的综合、布局布线和汇编,在Modelsim中进行时序仿真验证,最终下载到开发板中进行电路验证及测试.     

基于神经网络的图像分割算法在FPGA上的实现

脉冲耦合神经网络(Pulse Coupled Neural Network,PCNN)是一种新型神经网络模型,作为研究图像分割的常用方法,一直广受关注.针对目前大量文献关注PCNN模型仿真实现研究的情况,本文基于PCNN模型提出了将最小交叉熵分割算法在FPGA硬件平台上进行实现.相比于传统的PCNN软件实现以及最大信息熵分割算法实现的方案,本文提出的图像分割方案最佳分割精准度高,具有处理速度快,实时性强,图像分割效果好的优势,应用范围更广,因此该设计具有较高实际应用价值.     

基于FPGA的抗窄带干扰算法的设计与实现

提出了用于直扩CDMA通信中抑制大功率窄带干扰的改进条件中值滤波(ICMF)算法.文中给出了算法的FPGA实现方案,并在Quartus环境下对系统进行了仿真.仿真结果表明,该算法能够有效的抑制干扰,提高通信质量.此外,该算法资源消耗少,可在Altera的低成本产品Cyclone Ⅱ系列的芯片上实现,因此具有很强的实用性.     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

基于FPGA的RBF神经网络的硬件实现

介绍了RBF神经网络,并采用CORDIC算法实现了其隐层非线性高斯函数的映射。同时,为缩减ROM表的存储空间并提高查表效率,本设计还采用了基于STAM算法的非线性存储。最后,以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,采用Cyclone系列中的EP1C6Q240C8器件,实现了RBF神经网络在FPGA上的实现,并以XOR问题为算例进行硬件仿真,得出仿真结果与理论值一致。     

基于FPGA的频率计设计与实现

详细地介绍了将工程应用问题引入实验教学的过程;采用EDA技术进行频率计电路的设计与仿真;硬件电路已在自主研发的FPGA创新开发实验箱上实现,技术性能达到了设计要求。     

基于FPGA的高速RS编解码器设计与实现

详细介绍了RS( 255,191)编解码器的设计,按照自上而下的设计流程给出了算法的FPGA实现.根据编解码器的不同特点, 采用不同方法实现GF(28)乘法器.编码器采用并行结构、解码器采用并行无逆的BM算法实现关键模块,求逆器采用查表方法.采用以上方法的组合,使得在资源占用允许的同时最大限度地提高了编解码速度.     

卷积神经网络的FPGA并行加速设计与实现

为提高目前硬件设备上运行卷积神经网络的速度和能效,针对主流的卷积神经网络提出了一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的流水线并行加速方案,设计优化了数据存储模块、卷积计算模块、池化模块以及全连接模块,结合高层次综合技术构建了基于FP GA的卷积神经网络基本单元.为了降低加速系统的硬件开销,在保证卷积神经网络精度损失很小的前提下,采用数据量化的方式将网络参数从32位浮点数转化为16位定点数.系统测试使用MNIST数据集和CIFAR-10数据集,实验结果显示,所提出的卷积神经网络FPGA加速具有更快的识别效果,并且该方案在资源和功耗较少的情况下可以提供更好的性能,同时能够高效地利用FP GA上的硬件资源.     

基于FPGA的红外图像细节增强算法设计与实现

双边滤波算法是一种有效的红外图像细节增强算法,具有保边去噪的效果。但由于算法运算量大,在红外视频图像处理中较难实现。本文提出了一种双边滤波+平台直方图均衡的红外图像增强算法的FPGA实现方法,选用Xilinx Virtex-5系列芯片,采用流水线和并行处理技术,能够在40 ms内完成一帧640×480的14位图像的处理,有效提升红外图像的清晰度和对比度,并满足视频图像处理算法的实时性要求。