基于FPGA的32位RISC微处理器设计

提出了一种与MIPS32指令集兼容的32位RISC微处理器(HP_MIPS)的设计方法.在对经典的MIPS体系结构分析之后,对处理器的整体结构进行重新划分,通过增加流水线级数设计出一种拥有8级流水线的微处理器数据路径结构,并且对设计中由于增加流水线级数而引入的流水线数据冲突问题给出了完整的解决方案.此外还设计了一种流水线结构的动态分支预测器用以解决微处理器分支冒险问题,其优点在于既能降低微处理器的CPI,同时又不会使流水线出现局部逻辑拥堵从而降低微处理器的主频.最后给出了设计的综合结果,并对该设计进行了软件仿真和硬件验证.在FPGA芯片上的运行时钟频率可迭146.628 MHz.     

Perceptron-Based 分支预测SimpleScalar中的实现

SimpIeScaIar是目前国际上常用的一种超标量处理器的性能模拟器。首先分析了SimpleScaIar模拟器的内部体系结构,并在此基础上深入剖析了其分支预测部件的实现机制。针对SimpIeScaIar模拟器分支预测部件只支持基于计数器预测器的局限性,通过深入研究Perceptron-based分支预测器的实现机制,提出并设计了如何在SimpleScaIar模拟器中实现Perceptron-based分支预测器的方案。对超标量处理器的性能模拟和研究有着实际的意义。     

32位RISC微处理器流水线设计

简要介绍了一个32位嵌入式航空机载RISC微处理器芯片AR S03的体系结构及特色,阐述了处理器的内部各个模块的功能。着重讨论了其流水线的设计思想和设计实现。AR S03处理器的执行部件采用了5级流水结构、较好的冲突控制策略及低功耗的数据通路,实现了简洁、高效、灵活的体系结构。通过Verilog仿真、综合和静态时序分析的结果表明设计达到了预定的设计要求。     

融合判断信息于分支预测器

分支预测技术一直是提高处理器性能的重要方法,工业界和学术界对之进行了大量研究。分支预测的本质是克服指令控制相关,提高指令并行度。随着研究的不断深入,当前学术界认为分支预测是一个指令学习的过程,这就使得对分支预测的研究出现了新的趋势。该文对分支预测技术进行了归纳以及评估,以便从总体上了解分支预测技术的发展过程。     

VLIW-Superscalar混合结构处理器分支预测结构设计

在一款同时支持超标量与超长指令字执行方式混合结构数字信号处理器上,为超标量结构添加分支预测功能。为控制硬件设计的复杂度,同时保证分支预测的命中率,分支预测方案使用gshare预测器。在设计完成的硬件上,运行由Open64编译器编译的Dhrystone、Coremark基准测试程序。实验结果表明,在添加分支预测功能后,处理器的性能提高30%~35%。     

32位嵌入式RISC微处理器的设计

ＮＲＳ４０００微处理器是西北工业大学航空微电子中心设计的３２位嵌入式ＲＩＳＣ微处理器,在指令系统级与Ｉｎｔｅｌ的８０９６０ＫＡ完全兼容,具有自主版权,规模约３０万等效门。在微体系结构上采用了ＲＩＳＣ核心结构,提出了一种基于核心ＲＩＳＣ微操作的设计方案,具有简单,通用,灵活的特征,而且处理器开发更细粒度的并行性提供了可能,结合多执行部件,流水执行和乱序执行等先进技术,使得ＮＲＳ４０００既实现了与８０     

嵌入式微处理器分支预测的设计与实现

针对五级流水线嵌入式微处理器的特定应用环境,对分支预测技术进行了深入研究,提出了一种新的分支预测方案。该方案兼容带缓存设计,通过扩展指令总线,在取指段提前对分支指令跳转方向和目标地址进行预测,保存可能执行而未执行的指令和地址指针以备分支预测失效时得以恢复,减少了预测失效的代价,同时保证了指令流的正确执行。研究表明,该方案硬件开销小,预测效率高,预测失效代价低。     

32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配实现

寄存器的合理利用是提高编译程序目标代码效率的关键因素。论文提出变量使用频度最低思想并详细阐述了其在32位浮点RISC嵌入式微处理器LS-C编译程序寄存器分配方案中的具体实现。     

基于同时多线程的TBHBP分支预测器研究

针对传统处理器分支预测器存在分支预测信息混乱、分支指令别名冲突和容量冲突率高的缺点,提出基于同时多线程处理器的分支预测器TBHBP。该分支预测器采取线程历史信息与基于地址索引的局部历史信息相结合的综合历史信息作为模式匹配表PHT的索引,并采取线程独立拥有线程历史寄存器和分支历史寄存器的方式,通过新增分支结果输出表来提高指令的分支预测执行速度。研究结果表明,TBHBP分支预测器有效解决了分支信息过时、分支指令别名和容量冲突的问题。与Gshare分支预测器相比,其指令吞吐率提升了12.5%,分支误预测率和误预测路径取指率分别下降了0.5%和2.1%。     

32位RISC微处理器内部时钟电路的设计

本文介绍了一种用于32位超标量RISC微处理器(SM603e)内部时钟产生器的锁相环电路。该锁相环的锁定时间低于15us，功耗小于10mW。文中主要讨论了鉴频鉴相器、电荷泵、滤波器以及压控振荡器的电路实现方案并且给出了部分仿真波形。锁相环支持内外时钟频率比是：1、1．5、2、2．5、3、3．5、4，而且支持多种静态功耗管理下的掉电功能。     

16位嵌入式RISC微处理器设计

设计了一款具有4级流水线结构的16位RISC嵌入式微处理器.针对转移指令,未采用惯用的延迟转移技术,而是通过在取指阶段增加相应的硬件结构实现了无延迟转移.采用内部前推技术解决了指令执行过程中的数据相关.同时通过设置相应的硬件堆栈实现了对中断嵌套和调用嵌套的支持.整体系统结构采用Verilog HDL语言设计,指令系统较完善.在软件平台上的仿真验证初步表明了本设计的正确性.     

32位嵌入式CPU的微体系结构设计

介绍一款自主设计的嵌入式CPU的微体系结构,给出流水线的设计、分支预测的策略、乱序执行指令的顺序提交、精确异常等议题.提出了CPU内5个执行单元的功能,以及CPU的存储子系统.目前该CPU的前端设计已经完成并通过了FPGA验证.     

Recovery requirements of branch prediction storage structures in the presence of mispredicted-path execution

Execution along mispredicted paths may or may not affect the accuracy of subsequent branch predictions if recovery mechanisms are not provided to undo the erroneous information that is acquired by the branch prediction storage structures. In this paper, we study four elements of the Two-Level Branch Predictor: the Branch Target Buffer (BTB), the Branch History Register (BHR), the Pattern History Tables (PHTs), and the Return Address Stack (RAS). For each we determine whether a recovery mechanism is needed, and, if so, show how to design a cost-effective one. Using five benchmarks from the SPECint92 suite, we show that there is no need to provide recovery mechanisms for the BTB and the PHTs, but that performance is degraded by an average of 30% if recovery mechanisms are not provided for the BHR and RAS.     

超标量TURB052嵌入式微处理器结构设计

介绍了TURBO52的研究背景及技术路线,在保持对经典8051指令集后向兼容的前题下,通过重新进行结构设计来提高系统性能。介绍了指令流水线的结构设计,包括两路超标量结构、分支预测、动态执行和存储管理。在FPGA上运行真实控制系统应用程序测试表明,在相同工作频率下运行一系列系统软件可达经典8051的30倍以上,最高指令吞吐率每时钟周期两条指令。但由于未实现三级存储体系和数据高速缓存,工作在100 MHz以上性能的提升会受限。     

32位RISC微处理器FPGA验证平台设计与实现

微处理器的验证工作是一项复杂而重要的工作。针对传统的FPGA验证在板级验证过程中存在不能快速定位错误和调试方法单一等问题,同时结合“龙腾R2”微处理器的验证需求,设计了“龙腾R2”微处理器的FPGA验证平台,在该验证平台上成功进行了指令和VxWorks操作系统的测试。实践表明该验证平台大大缩短了验证周期,整个验证平台原理清晰,结构简单,扩展灵活、方便。     

RISC结构微处理器专用存储单元的研究与实现

分析了RISC微处理器结构的特点。针对分组密码的操作特征在RISC结构密码专用微处理器中增加专用存储单元,用来专门存储密码运算的相关数据,同时扩展了指令集,极大地减少了执行密码算法时的指令条数,提高了密码运算效率,增强了其处理性能。     

Microbenchmarks for determining branch predictor organization

In order to achieve an optimum performance of a given application on a given computer platform, a program developer or compiler must be aware of computer architecture parameters, including those related to branch predictors. Although dynamic branch predictors are designed with the aim of automatically adapting to changes in branch behavior during program execution, code optimizations based on the information about predictor structure can greatly increase overall program performance. Yet, exact predictor implementations are seldom made public, even though processor manuals provide valuable optimization tips. This paper presents an experimental flow with a series of microbenchmarks that determine the organization and size of a branch predictor using on‐chip performance monitoring registers. Such knowledge can be used either for manual code optimization or for design of new, more architecture‐aware compilers. Three examples illustrate how insight into exact branch predictor organization can be directly applied to code optimization. The proposed experimental flow is illustrated with microbenchmarks tuned for Intel Pentium III and Pentium 4 processors, although they can easily be adapted for other architectures. The described approach can also be used during processor design for performance evaluation of various branch predictor organizations and for testing and validation during implementation. Copyright © 2004 John Wiley & Sons, Ltd.     

可扩展32位微处理器指令多发射技术的研究

在研究32位MIPS架构流水线的基础上,设计出一种指令发射高密度、低气泡、高吞吐的多发射结构,结合其特定的优化策略,该结构实现指令8发射的功能,有效提高指令发射效率,提高系统主频。并以此平台,实现具有发射模式自适应可配的结构体系。整个设计在可扩展指令微处理器中进行应用实现,工作频率达300 MHz,达到预期目标。     

精简的指令预测与分支部件的设计

提出了一种精简指令预测与分支部件.指令预测部件由访问延迟不同的两级全相联缓冲组成,在基于同时多线程技术的微处理器条件下使用改进的精简预测部件后,取得了较高的预测准确性.实现了基于超前扩展进位加法器快速计算目标地址与比较器确定指令是否跳转的两线程分支部件的设计,提高了硬件资源的利用率与运算的效率.实例测试结果表明,精简预测与分支部件在测试的过程中达到了较好的效果.