DSP片外高速海量SDRAM存储系统设计

介绍使用同步动态RAM（SDRAM）扩展嵌入式DSP系统高速超大容量外部存储空间的设计方法;结合已成功实现的、基于TMS320C6201的数字信号处理系统,论述使用IS42S16400 SDRAM芯片设计DSP片外同步存储系统的具体实现方案;详细讨论TMS320C6201的EMI与SDRAM的接口设计及编程方法。     

干涉型光纤水听器PGC解调的DSP实现

提出了基于数字信号处理器(DSP)系统的相位载波(PGC)解调的软硬件实现。针对PGC解调中混频信号与实际调制信号的频率偏差,在DSP系统实现中采用一路A/D转换器对调制信号进行同步采样,从而克服了频率偏差对解调结果的影响。结合TMS320C6201的CPU结构和片内资源,对算法实现进行了并行优化,实现了系统的实时解调。实验表明:优化后算法的运算时间显著减少,DSP解调信号与参考信号的相关系数达到0.9。     

基于SOPC的SDRAM测试技术研究

介绍了一种基于可编程片上系统(System on Programmable Chip, SOPC) SDRAM的通用测试方法和测试技术的系统实现。采用Altera的FPGA芯片EP3C40F484I7作为SDRAM的控制器,建立基于SOPC的嵌入式系统,编写对应的控制和测试程序。通过选择时钟频率和锁相环的相移,使得SDRAM时钟和控制器时钟同步,确保该SDRAM测试技术平台能够系统验证SDRAM芯片的工作状态。     

基于FPGA和DSP的高分辨率图像采集系统

介绍了一种高分辨率图像数据采集系统的实现方案.该方案采用了现场可编程门阵列(FPGA)数字信号处理器(DSP)的体系结构,利用FPGA实现图像数据检测、采集、缓冲、预处理,并协调系统各部分的工作,利用DSP对图像数据进行JPEG压缩,通过PC104总线将压缩后的数据上传至主机.该方案中,由FPGA控制的高速大容量同步动态随机存储器(SDRAM)作这图像数据的帧存,解决了高分辨率图像采集中容量和速度上的问题,SDRAM分时供FPGA和DSP访问的机制提高了数据存取的效率.JPEG压缩方法大大降低了数据传输所需的带宽并减少了存储所需的容量.该系统能够对高至2 048×1 536的多种分辨率的图像实现数据采集和压缩.     

基于TMS320C6201 DSP的视频图像语音传输系统的硬件设计

提出了基于TMS320C6201DSP芯片的视频图像语音传输系统的硬件方案并给出了硬件实现的总体框图。     

基于双DSP的实时图像处理系统

介绍了基于双DSP的实时图像处理系统。该系统通过两片TMS320C6201作为系统计算中心,通过可重构的FPGA计算系统获得系统体系机构上最大的灵活性。     

基于TMS320C6201的G.723.1多通道语音编解码的实现

介绍了一种基于TMS320C6201的ITU－T G．723．1全双工实时多通道语音编解码的实现.首先简要介绍了G．723．1标准和C6201的芯片结构,然后提出了基于C语言和汇编语言的各种优化方法以降低计算量,最后给出了各个主要模块的性能指标.该实现能够在200MHz的C6201 DSP上实现16路语音信号的实时编解码,完全符合ITU－T G．723．1标准的定点算法,通过了ITU－T的所有测试矢量.     

基于DSP TMS320C6201芯片的ECC实现

针对TI公司的DSP TMS320C6201芯片,对OEF上ECC实现技术作了一定的探讨。研究表明,通当选取OEF参数,相同尺寸的OEF上ECC同素域GF（p）上ECC相比,具有一定的速度优势,更适合DSP TMS320C6201芯片的实现。     

基于TMS320C6000和同步FIFO的多DSP系统设计与实现

处理器间的通信能力不足是制约TMS320C6000 DSP实现多节点并行处理的主要原因,因此如何实现DSP间的高速通信是设计基于TMS320C6000的多DSP并行处理系统的关键所在.论述了一种采用同步FIFO(SN74V3690)进行TMS320C6701间高速通信的多DSP并行处理系统的设计与实现.测试结果表明,此系统实现了DSP间的高速通信,具有较高的实用价值.     

基于DCT的人脸识别算法在嵌入式系统的并行实现*

应用双DSP即TMS320C6201的并行体系结构完成了对人脸识别算法的实时实现,通过这种多处理器并行系统,对CF2C算法进行合理的任务分派,系统达到了较好的实时性效果和较高的识别效率,同时系统通过ARM7最小系统,完成一些外围的控制功能,使DSP可以专注于信号处理。     

基于FPGA的DDR SDRAM控制器的设计和实现

DDR SDRAM,因其拥有较之SDRAM为两倍的数据读、写速率,已经成为存储器的主流,并得到了广泛的应用,尤其在高速、高精度、高存储深度的数据采集系统中。本文在分析了DDR SDRAM工作原理的基础上,预先在FPGA上利用Verilog硬件描述语言设计实现了DDR SDRAM的读、写以及刷新,给出了DDR SDRAM控制器的状态转换图及结构框图,为进一步与微控制器或数字信号处理器的连接创造条件。目前该控制器已经研制完毕,进一步还可以集成到数据采集系统中。     

基于ARM及CPLD的纸币图像采集系统的设计

介绍了一种自行设计的基于ARM及CPLD技术,利用接触式图像传感器(CIS)采集纸币号码的图像采集系统,提出了一种实时采集高速图像信息及图像预处理的方法;系统以硬件设计为主,采集到的CIS图像信号经过明暗输出补偿、二阶滤波、模数转换、二值化等前置调理,保存在同步动态内存(SDRAM)中,供ARM作进一步图像处理;系统中CIS传感器的时序信号由CPLD设计,实验表明,采集到的二值化图像清晰;这项研究成果可以推广到证券、票据号码的录入系统以及其他相关领域的字符识别系统.     

基于Nios II的数字音频录放系统的设计

介绍了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。该系统通过在FPGA芯片上配置NiosII软核CPU和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合系统的软件设计来控制音频编/解码芯片和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该系统具有设计灵活、扩展性好和数据处理速度快等优点。     

基于DSP 的双目视觉系统

介绍了一种利用CMOS传感器、高速可读写存储器SDRAM、存储器FLASH,基于高速数字信号处理器Blackfin533 DSP和CPLD的双目图像采集、处理系统。系统完成了双目图像的采集、存储以及双目图像匹配处理。详细描述了系统的总体结构、部分硬件设计,并提出了一种改进的Census算法。     

基于FPGA和SDRAM实现的LCD-VGA信号转换

嵌入式设备的图形界面输出至投影仪、显示器时,常常需要进行数字信号到VGA信号的转换.由于时序的不同,直接进行模数转换会给图像造成较大的影响.使用FPGA和SDRAM对LCD信号按照VGA时序转换后,VGA信号的图像质量大大提高.文中对转换过程中的重点问题进行了分析,并给出了解决方案.     

基于FPGA的电力谐波分析仪的研制

研制了以FPGA(现场可编程门阵列)为主控制器实现的电力谐波分析仪。配以片外SDRAM和CFI_FLASH、LCD、数据采集CT/PT、A/D转换器、串口、按键等硬件电路,采用基-2按时间抽取算法,以NiosⅡ EDS 9.0为软件平台,利用Verilog HDL硬件语言实现了2 048点16 bits复数块浮点结构的FFT。利用信号发生器产生的信号模拟电网中的电流电压信号对系统进行实验。     

High speed FPGA-based data acquisition system

An application that involves high speed signal changes at input side makes it very important to have a high speed Data Acquisition without loss of any data. This paper discusses FPGA design architecture programed by VHDL firmware which involves high speed Analog to digital converter (ADC) with sampling rate of 80 mega samples per second, Direct Memory Access (DMA) programed in such a way which transfers data without loss of single data sample and high speed Dual Data Rate 3 (DDR3) SDRAM to store digitized data for further manipulations. It also describes data-rate, and speed achieved to transfer data and plot a graph of digital value which shows there is no loss of data.     

一种简单的SDRAM控制器实现

提出一种简便、模块化、易扩展和可移植的SDRAM控制器方案。综合成本、容量、速度和功耗因素,选择SDRAM作为数字图像处理系统的内存。为满足系统高速度、大容量数据传输需求,采用延时隐藏和仲裁机制实现SDRAM控制器,并对其性能评估。     

基于SOPC的指纹识别模块设计

随着EDA技术及微电子技术的飞速发展,现场可编程门阵列（Field Programmable Gate Array,简称FPGA）的性能有了大幅度的提高。以Nios Ⅱ软核处理器为核心的SOPC（Systemon Programmable Chip）系统便是把嵌入式系统应用在FPGA上的典型例子,本文设计的指纹识别模块就是基于FPGA的Nios Ⅱ处理器为核心的SOPC设计。通过IP核技术和灵活的软硬件编程,实现Nios Ⅱ对FPGA外围器件的控制,利用SOPC Builder将Nios Ⅱ处理器、指纹读取接口UART、键盘与LCD显示接口、FLASH接口、SDRAM控制器构建成Nios Ⅱ硬件系统,后者是电源和时钟电路、SDRAM存储器电路、FLASH存储器电路、LCD显示电路、指纹传感器电路、FPGA配置电路这些纯实物硬件设计。     

基于双存储机制的实时图像采集存储系统

针对实时图像采集和存储的要求和困难,设计了一个基于CMOS图像传感器和双存储机制的实时图像采集存储系统,采用OV7640CMOS图像传感器作为成像器件,在S3C44B0X处理器控制下,通过OV7640的接口芯片OV511的USB接口将采集到的标准格式图像数据传输到SDRAM中存储并定时刷新,同时设计一个事件触发按钮,根据操作需要,控制图像数据转存到FALSH中,以供事后记录和审查之用。实验表明该系统能够实现实时图像的高质量采集和存储。