采用Taguchi方法优化一种带外延层的PPD工艺参数

结合水热法和阳极氧化法合成了Sb₂S₃/TiO₂纳米管异质结阵列,采用场发射扫描电子显微镜、X射线衍射谱表征了异质结阵列的形貌和晶体结构。暗态下的电流-电压曲线表明Sb₂S₃/TiO₂纳米管异质结阵列具有整流效应。相比于纯的TiO2纳米管阵列,Sb₂S₃/TiO₂纳米管异质结阵列的光电性能有了显著的提升:在AM 1.5标准光强作用下,光电转换效率从0.07%增长到0.40%,表面光电压响应范围从紫外光区拓宽至可见光区。结合表面光电压谱和相位谱,分析了Sb₂S₃/TiO₂纳米管异质结阵列中光生载流子的分离和传输性能。 更多还原     

BCD工艺的外延层最佳参数选择

智能功率集成电路SPIC是把低压控制和功率输出集成在同一芯片上,在电路内部实现具有防止短路,过载,高温和过大功率等功能.对于较低电压使用的SPIC,通常采用PN结隔离技术,集成双极型的CMOS和DMOS的器件结构,即所谓BCD技术,在工艺上就要实现双极型,CMOS和DMOS的工艺兼容.在这个兼容工艺中,选择外延层电阻率和厚度是个     

BCD工艺的外延层最佳参数选择

一、引言 智能功率集成电路(SPIC)是把低压控制逻辑和功率输出集成在同一芯片上,在电路内部实现逻辑控制,自诊断和具有过医、过热、过流以及短路、开路等保护功能。对于功率器件耐压低于100伏的SPIC,通常采用PN结隔离技术,集成双极型的CMOS和DMOS的器件结构,即所谓BCD技术,在工艺上就要实现双极型、CMOS和DMOS的工艺兼容。在这个兼容工艺中,选择外延层电阻率和厚度是个最重要的问题之一。因为对于智能功率集成电路中关键的功率输出DMOS管,保证足够高的源漏击穿电压BV_(DS)和尽可能低的导通阻抗R_(OD)是     

基于Taguchi方法的激光喷丸强化工艺参数的优化研究

为了对激光喷丸强化的工艺参数进行全面评估,通过改变激光能量A、脉冲宽度B和光斑直径C,对12mm厚的6061-T6铝合金板料进行模拟实验研究,旨在评价激光工艺参数对喷丸后残余应力的影响及彼此之间的交互作用.在Taguchi方法指导的基础上,采用ABAQUS有限元分析软件进行实验模拟,并运用MINITAB软件对数值模拟结果进行统计分析.结果表明,个激光工艺参数对残余压应力都有着显著的影响,按照对残余压应力影响程度的大小进行排序,依次为光斑直径、脉冲宽度和激光能量.最佳的参数水平组合为ABC2,对应的表面残余应力大小为125MPa.     

超薄层常压外延工艺研究

为了满足一种3 mm雪崩渡越二极管的技术要求,改进了常压外延工艺,在PE-2061S硅外延设备上,实现了100 mm硅片超薄外延层的生长.外延层厚度为0.45～0.55μm,外延层与衬底之间的过渡区宽度大于0.2μm.过渡区宽度以及外延层厚度和掺杂浓度的精确控制,提高了器件的微波性能.     

高压VDMOS用外延片的外延参数设计

通过理论计算,对VDMOS器件的外延层厚度和掺杂浓度进行了优化设计,探讨用于VDMOS的外延工艺,讨论了外延层厚度和过渡区的测试方法,提出了有效外延层厚度是影响击穿电压的最关键参数,应用此参数监控外延工艺,提高了片内及批次间的击穿电压一致性.特别通过对600 V的VDMOS外延参数及其器件结果分析得出,用此参数来调整中间和边缘厚度及不同外延设备之间的参数,使同种参数下有效外延层厚度保持相当,则可以大大减少离散性和设备间变差.     

减小硅外延自掺杂的一种新方法

本文提出了一种新的减小硅外延自掺杂影响的二步外延方法。利用该方法在均匀的重掺As衬底上外延,以10~(14)～10~(18)/cm~3浓度区域计算,获得了≤0.70μm的过渡区宽度,平坦区浓度≤1.5×10~(13)/cm~3,明显小于利用通常的二步外延工艺所得结果。     

低温下应变外延层的单层生长

用接触式原子力显微镜来观察 4 6 0℃低温下生长的 In0 .35Ga0 .6 5As/ Ga As外延层形貌 .实验发现 ,这种 4 6 0℃低温生长材料的失配外延层既不是层状的 Fvd M生长模式也不是岛状的 SK自组织生长模式 ,而是由原子单层构成的梯田状大岛 .原子力显微镜测试表明台阶的厚度为 0 .2 8nm,约为一个原子单层 ,这种介于层状和岛状生长之间的模式有助于了解失配异质外延的生长过程     

低温下应变外延层的单层生长

用接触式原子力显微镜来观察460℃低温下生长的In0.35Ga0.65As/GaAs外延层形貌.实验发现,这种460℃低温生长材料的失配外延层既不是层状的FvdM生长模式也不是岛状的SK自组织生长模式,而是由原子单层构成的梯田状大岛.原子力显微镜测试表明台阶的厚度为0.28nm,约为一个原子单层,这种介于层状和岛状生长之间的模式有助于了解失配异质外延的生长过程.     

实现多层外延结构的程序设计

本文给出了使用Gemini-1型外延炉生产硅外延片时,实现外延层掺杂浓度多层分布的程序。     

8英寸薄层硅外延片的均匀性控制方法

8英寸(1英寸=2.54 cm)薄层硅外延片的不均匀性是制约晶圆芯片良率水平的瓶颈之一.研究了硅外延工艺过程中影响薄外延层厚度和电阻率均匀性的关键因素,在保证不均匀性小于3％的前提下,外延层厚度和电阻率形成中间低、边缘略高的“碗状”分布可有效提高晶圆的良率水平.通过调整生长温度和氢气体积流量可实现外延层厚度的“碗状”分布,但调整温区幅度不得超过滑移线的温度门槛值.通过提高边缘温度来提高边缘10 mm和6 mm的电阻率,同时提高生长速率以提高边缘3 mm的电阻率,获得外延层电阻率的“碗状”分布,8英寸薄层硅外延片的的边缘离散现象得到明显改善,产品良率也有由原来的94％提升至98.5％,进一步提升了8英寸薄层硅外延片产业化良率水平.     

基于田口方法的微波组件金丝键合工艺优化

为了提高微波组件金丝键合的可靠性,采用楔形金丝键合工艺进行了金丝互连,通过田口试验方法设计 和试验验证,确定了金丝键合最优化的工艺参数组合。研究结果表明：键合金丝质量的影响因素依次是超声功率、键 合压力和键合时间,优化的工艺参数组合依次为超声功率、键合压力、键合时间,优化的工艺参数组合为超声功率 15、键合压力16、键合时间50;采用优化后的工艺参数进行金丝键合操作,获得了稳定性良好的互连金丝,完全满 足混合集成微波电路金丝键合互连应用的需求。     

用大像元CMOS线阵光电探测器和插值法测量激光光斑中心位置

探讨了用大像元 (0 .8mm)CMOS线阵光电探测器确定激光光斑中心位置的插值方法 ,并对插值误差进行了理论分析和实验验证。采用线性插值可使测量分辨率提高 10倍以上。通过实测两种激光准直中光斑中心位置的漂移 ,验证了该探测器及插值方法的实用性。     

低阻p型衬底上高阻厚层n型外延

介绍了高阻厚层反型外延片的一种实用生产技术，即在PE-2061S外延设备上，采取特殊的工艺控制在电阻率小于0.02Ω·cm的p型低阻衬底上实现了高阻厚层n型外延生长，外延层电阻率大于40Ω·cm，厚度大于100μm. 研究表明：该外延材料完全可以满足IGBT器件制作的需要.     

多孔硅外延转移技术制备以氮化硅为绝缘埋层的SOI新结构

为减少自加热效应 ,利用多孔硅外延转移技术成功地制备出一种以氮化硅为埋层的 SOI新结构 .高分辨率透射电镜和扩展电阻测试结果表明得到的 SOI新结构具有很好的结构和电学性能 ,退火后的氮化硅埋层为非晶结构 .     

基于薄外延技术的高压BCD兼容工艺

针对高压应用领域,开发了一种基于薄外延技术的高压BCD兼容工艺,实现了900V高压双RESURF LDMOS与低压CMOS,BJT器件的单片集成.与传统厚外延技术相比,工艺中n型外延层的厚度减小为9μm,因此形成pn结对通隔离的扩散处理时间被极大减小,结隔离有更小的横向扩散,节约了芯片面积,并改善了工艺的兼容性.应用此单层多晶、单层金属高压BCD兼容工艺,成功研制出一种基于耦合式电平位移结构的高压半桥栅极驱动电路,电路高端浮动偏置电压为880V.     

田口试验设计的改进及其应用研究

表面贴装技术的生产制程涉及机器、材料和工作环境等多重变因，其繁琐复杂更胜于传统制造流程，因此如何管控生产变因以提高产品品质成为业界的重大课题。通过对田口试验设计方法中存在调整因子的望目型品质特性考量，引入检验因子，对正交表修改，建立基于因子分类的两阶段优化模型，构建改进型田口试验设计。并结合某SMT企业的钢板印刷制程，构建了田口试验设计平台，进行制程参数的优化设计，取得了满意的效果。     

重掺砷衬底外延工艺研究

在重掺砷（As）衬底上生长外延层一直是外延工艺难点。外延工艺过程中由于衬底的掺杂浓度与外延层的掺杂浓度相差很大,自掺杂与固态外扩散现象严重,使得外延过渡区变宽,工艺很难控制。在确保外延层晶格结构完整、表面质量完美的前提下,适当增加外延生长速率、降低外延生长温度可减小自掺杂与固态外扩散的影响。结合多晶硅背封法、二步外延法等对工艺过程进行优化,可有效抑制自掺杂现象从而提高外延片的质量。     

快速恢复外延二极管用硅外延片的工艺研究

利用化学气相沉积方法制备所需硅外延层,通过FTIR(傅里叶变换红外线光谱分析)、C-V(电容-电压测试)、SRP(扩展电阻技术)等多种测试方法获取外延层的几何参数、电学参数以及过渡区形貌。详细研究了本征层生长工艺与外延层厚度分布、电阻率分布以及过渡区形貌之间的对应关系。采用该优化设计的硅外延材料,成功提高了FRED器件的性能与成品率。