一种Montgomery模乘算法硬件结构

基于二进制多字Montgomery模乘算法,提出了一种参数可灵活配置的规则的脉动阵列硬件结构,并使用此结构在FPGA上实现了不同位宽的Montgomery模乘算法.该结构成功地在不增加额外电路或运行周期的情况下,将脉动阵列的关键路径限制在运算单元内部的加法器中.硬件实现结果表明,该结构具有更高的电路频率、更少的电路面积消耗及算法运算时间.     

一种Montgomery模乘的硬件算法及其实现

采用大数的高基表示方法对原 Montgomery算法进行了改进 ,提出了一种高效的面向硬件的计算 Montgomery积的算法 ,按照该算法实现的硬件具有较低的复杂度和较高的处理速度 ,并且利用 CSMC的 0 .6 μm CMOS标准单元库实现了 5 1 2位的 Montgomery模乘器。该模乘器约含480 0 0等效门 ,面积约为 3 mm× 3 mm,最高工作时钟频率可达 40 MHz,完成 5 1 2位 Montgomery模乘需要 3 4 1个时钟周期     

一种基于CSA加法器的Montgomery模幂乘硬件实现算法

提出了一种改进的Montgomery模乘和模幂算法,该算法采用5-to-2 CSA加法器来实现Montgomery模乘算法中的超长大数加法。目前使用CSA加法器的其他模乘算法在模乘结果输出时均需要用CPA加法器来处理CSA加法器的输出结果,而本文提出的算法使得模乘运算的输入输出操作数均可采用保留进位形式,避免了进行超长操作数的CPA加法这一耗时的操作,因此显著减少了模乘运算所需时钟周期,提高了数据处理的时间效率,并加快了RSA模幂运算的速度。     

大数模乘硬件设计与FPGA高速实现

在公钥密码体制中,都涉及到大数模乘运算,其实现效率将直接影响整个系统的响应速度。将大数模乘运算用专用集成电路快速而又低成本地实现,将有助于电子商务的快速推广。该文针对应用很广的RSA公钥密码算法,提出了一种高基(2H进制)的大数模乘硬件实现方法。这种设计方法通过合理增加部分硬件开销,动态构造并行加法并配用初始化存储数据表提高模乘运算的时空效率。作者已成功地在Altera公司的Stratix-epls10f780c6芯片上实现512比特大数乘法运算,仅需437.5ns,是目前公开文献上FPGA实现速度的10倍左右。     

Montgomery算法的研究与实现

分析了Montgomery算法，指出用改进的预计算Montgomery算法实现模幂运算的过程，分析并比较了两种实现模采和模幂乘算法。并分别用C^ 和Modeleim进行仿真，得出仿真测试结果。     

关于Montgomery模乘迭代的可控性分析

在公钥密码实现中,Montgomery模乘扮演着非常重要的角色。本文研究Montgomery模乘(MMM)的迭代控制结构,给出了进行MMM迭代的输入边界控制条件,以及改进的MMM算法。这种扩展的迭代控制条件适合用于复杂求幂的迭代过程,在其边界控制下可直接进行一些加法、减法及乘法等基本运算,而无须模约化处理。给出的模乘迭代算法具有高度的灵活性,可利用来实现安全高效的RSA、ECC等公钥密码体制。     

CSSA-低功耗Montgomery模乘的环形脉动阵列

文章提出了一种环形脉动阵列CSSA（Circular Structured Systolic Array），用于实现Montgomery模乘算法MMM（Montgomery Modular Multiplication）。该阵列采用循环结构，迭代计算。仿真结果表明，与基于一维脉动阵列的MMM硬件实现相比，该结构牺牲了运算时间，但是降低了功耗和芯片面积（本文实现的两个例子，功耗和芯片面积均减少了约97％）。并且，处理单元的数量可配置，以平衡速度和功耗。     

基于改进Montgomery模乘算法的智能卡协处理器设计

传统智能卡所进行的数据加解密运算一般是由软件实现，但随着信息安全要求的进一步提高，在芯片中集成协处理器成为一种趋势。本文就这一问题进行了探讨，并给出了一种解决方案。     

基于RSA系统的Montgomery算法的改进设计

针对Montgomery算法中模乘模块的CIOS模式提出了一种改进算法。该算法模式比原CIOS模式节省了近一半的操作次数,并且给出了一种优化的硬件实现结构。在保证系统规模较小的基础上采用了两个相同的数据通路以加速运算速度,同时采用了移位寄存器结构进一步简化时序控制的复杂性。此改进算法适用于各种公钥体制的加解密处理器。     

双域可重构CIOS模乘器的研究与设计

为提高ECC处理器中模乘的运算速度,并支持长度可重构的双域(素域和二元域)模乘计算,分析了CIOS模乘算法的并行性,提出了适用于硬件并行加速的双参数CIOS算法,设计了6级流水线以及多字数据并行运算的模乘硬件电路,可实现1 152位以内任意长度的双域模乘运算。在CMOS 0.18 μm工艺库下综合并布局布线,电路最大时钟频率为238 MHz。与其他文献的运算时间相比,160～1 024位模乘运算时间减少了17%～40%。     

New and Improved Architectures for Montgomery Modular Multiplication

In this paper an improved Montgomery multiplier, based on modified four-to-two carry-save adders (CSAs) to reduce critical path delay, is presented. Instead of implementing four-to-two CSA using two levels of carry-save logic, authors propose a modified four-to-two CSA using only one level of carry-save logic taking advantage of pre-computed input values. Also, a new bit-sliced, unified and scalable Montgomery multiplier architecture, applicable for both RSA and ECC (Elliptic Curve Cryptography), is proposed. In the existing word-based scalable multiplier architectures, some processing elements (PEs) do not perform useful computation during the last pipeline cycle when the precision is not equal to an exact multiple of the word size, like in ECC. This intrinsic limitation requires a few extra clock cycles to operate on operand lengths which are not powers of 2. The proposed architecture eliminates the need for extra clock cycles by reconfiguring the design at bit-level and hence can operate on any operand length, limited only by memory and control constraints. It requires 2∼15% fewer clock cycles than the existing architectures for key lengths of interest in RSA and 11∼18% for binary fields and 10∼14% for prime fields in case of ECC. An FPGA implementation of the proposed architecture shows that it can perform 1,024-bit modular exponentiation in about 15 ms which is better than that by the existing multiplier architectures.

A Systolic, High Speed Architecture for an RSA Cryptosystem

An architecture based on the RSA public key cryptography algorithm is presented. The circuit includes two components, one for modular squaring and one for modular multiplication. Each component is based on the Montgomery algorithm and implements the modular operations using two modified serial-parallel multipliers. A full modular exponentiation is completed every n(n + 3) clock cycles. All circuits are systolic, operate with 100% efficiency and their maximum combinational delay is equal to one gated Full-Adder. Thus, high-speed performance is achieved while the low cell hardware complexity enables an efficient VLSI implementation.     

一种适合流水线结构的改进FIOS模乘算法研究

SOS、CIOS、FIOS、FIPS、CIHS是Montgomery模乘算法的5个基本实现方法,其中CI-OS方法一直被认为是综合最优的算法。但已经有人提出了一种改进的IFIOS算法,并用实验证明其比常用的CIOS算法有优势。首先分析了CIOS、FIOS和IFIOS实现方法,通过进位单元的重复利用和减少存储单元,提出了一种改进的IIFIOS算法。然后根据IIFIOS算法的流程,让前后两个部分并行执行,提出了适合流水线结构的改进。最后,实验结果和理论分析表明,IIFIOS软件算法有效提升了算法性能,并指出其在硬件实现上也具有一定优势。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

大数模乘脉动阵列的FPGA细粒度映射实现

通过分析FPGA可配置逻辑块的细致结构,提出了一种基于FPGA的细粒度映射方法,并使用该方法高效实现了大数模乘脉动阵列.在保持高速计算特点的同时,将模乘脉动阵列的资源消耗降低为原来的三分之一.在低成本的20万门级FPGA器件中即可实现1024位模乘器.该实现每秒可进行20次RSA签名.如果换用高性能FPGA,签名速度更可提高至每秒40次.     

一种大数模幂的硬件实现设计

提出了一种实现大数模幂的硬件设计方法。其中的大数模乘部分基于基2的Montgomery改进算法，采用模乘心动阵列结构，提出了一种双边沿触发串行计算的新结构，节约了面积，同时可以达到较高的时钟频率。模幂部分基于M-ary算法，减少了所需模乘运算的次数。并比较了这种实现方法与常见的L-R二进制幂算法的实现方式速度上的改进。