大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证.结果表明:回滚运算的算法可行,并且实现简单,资源占用少.在512 bit位宽的情况下,回滚算法使得资源占用降低...     

大位宽情况下的回滚式循环冗余校验算法

为解决大位宽变长数据包情况下包尾数据的循环冗余校验(CRC)32算法处理存在的臃肿低效问题,将循环冗余校验算法变换为矩阵线性运算,利用逆矩阵反向回滚运算,得到正确的CRC运算结果;并在FPGA上进行了实验验证.结果表明:回滚运算的算法可行,并且实现简单,资源占用少.在512 bit位宽的情况下,回滚算法使得资源占用降低到了传统算法的15％;综合耗时降低到了传统算法的30％,布局/布线的耗时降低到了传统算法的40％.     

高速光纤通信中的CRC-32算法的研究与实现

循环冗余校验CRC广泛用于各种数字通信中用以提高传输数据的可靠性,是通信领域最为常用的一种校验算法。针对高速的光纤通信,给出了一种参数模型可设置的32位CRC用于其数据校验,采用VHDL语言对算法完成建模与实现,并以ALTERA公司开发的EDA工具QuartusII9.1作为编译、仿真平台进行了仿真验证。电路的综合仿真结果表明,该设计完全满足高速,大容量的光纤通信数据校验要求。     

CRC算法在计算机网络通信中的应用

差错检测控制广泛应用于计算机网络通信中,可以降低数据通信线路传输的误码率。CRC（循环冗余校验）是一种常见的检测码,在计算机网络通信中,选择合适的CRC,冗余位少、漏检率低、传输效率高。CRC算法采用软件校验的方法,极大地提高了计算机网络传输的准确性和可靠性。本文介绍了CRC算法的原理、分析、设计等,并详述了其在计算机网络中的应用,分析了其研究现状。     

可纠正单个错误的并行CRC解码器的设计

在数据传输的过程中通常使用循环冗余校验（CRC）,以检查数据传送过程中是否发生了错误.通常当解码器发现数据帧中有错误发生时都会要求重新发送该数据帧.针对有的同步协议要求解码器同时具有纠正帧头部分发生的单个错误的功能.以CRC的基本原理为基础,分别从算法和程序实现上,介绍了一种高效的硬件实现并行8位CRC-ITU-T检查并纠正发生在16位原始数据和16位CRC码中单个传输错误的校验器.最后给出了相应的综合结果和时序仿真图.     

GPS海上数据传输的CRC校验

在工作中GPS数据经常要求实时传输，为保证传输过程的正确性，可以采用循环冗余码（CRC）对数据进行梭验．本文简要介绍了海上GPS数据传输系统，并从原理入手介绍了循环冗余（CRC）校验的原理和方法．     

利用无损压缩降低循环冗余校验的错误漏检率及其电路实现

循环冗余校验(CRC)算法在很多领域都有广泛的应用。对于确定格式的CRC校验码生成多项式,其错误漏检率基本为确定值。因此待检数据的长度越大,出现错误而不会被检测到的机会也就越多。为了解决这方面存在的问题,该文利用无损压缩霍夫曼算法缩短待测数据的长度,从而降低了数据出错之后不能被检测到的概率。并设计出相应的可靠性校验电路。与单纯使用CRC校验的方法相比,该文提出的方法可以将出错的几率下降为原来的万分之一以下。设计得到的电路模块可以作为VLSI中的可靠性电路模块(IP)加以利用。     

基于AHB总线的快速并行CRC算法设计与实现

循环冗余校验(CRC,Cyclic Redundancy Check)以其简单的算法、强大的检错能力和抗干扰能力,广泛应用于通信领域,以提高数据传输的可靠性。为满足高频率的数据传输要求,基于CRC基本原理,介绍了一种快速并行CRC算法,然后采用该算法基于高级高性能(AHB,Advanced High Performance Bus)总线,运用硬件描述语言Verilog HDL设计并实现了CRC计算模块。仿真结果表明,该算法能够在确保数据可靠性的同时提高CRC的计算速度。     

基于FPGA超高频RFID系统并行CRC模块设计

根据CRC(循环冗余校验码)算法的原理,和ISO/IEC18000-6标准中超高频射频识别系统对校验电路的要求,分析串行CRC算法,提出了一种并行CRC算法。经Verilog-HDL语言编写该算法程序,在QuartusⅡ9.0软件上仿真。最终给出仿真结果以及并行CRC生成模块和校验模块,仿真结果证明并行CRC算法有效提高了系统中数据的处理速度。     

并行CRC在FPGA上的实现

循环冗余码校验CRC（Cyclic Redundancy Check）广泛用于通讯领域和数据存储的数据检错。基于FPGA在通讯领域和数据存储的应用越来越广泛,CRC的编码解码模块已经是FPGA上的常用模块了。采用超前位计算实现CRC在FPGA上的并行运算,通过实际应用证明该算法能有效实现硬件的速度与资源合理平衡。     

32位CRC校验码的并行算法及硬件实现

通过对CRC校验码原理的分析,研究了一种并行32位CRC算法。该算法采用递推的方法,直接得出计算多位数据后的CRC余数与计算前余数之间的逻辑关系。相对于一般的按位串行计算或者查表并行计算的方法来说,该方法运算速度快且不需要额外的空间存储余数表,十分有利于硬件实现。     

高性能差错控制编码的硬件设计与实现

为提高航天测控通信系统中数据传输的可靠性、确保终端接收数据的正确性,需对被传输的测控数据进行高速差错编码。基于循环冗余校验编码,在硬件电路中设计并实现了一种简单高效的差错编码方式。首先将被传输的数据按照一定字节进行分帧,每帧数据加入特定的帧头,每帧数据按字节进行八比特差错编码,差错编码按照查表方式进行。对每帧数据的差错编码值再进行一比特纠错编码。实验仿真结果表明所设计的差错编码具有性能高、硬件资源消耗低和编码速度快等特点,适合于高速大容量数据可靠性传输。     

极化码中关键信息比特集合的非均匀奇偶校验级联方案

在中短码长条件下极化码信道极化不完全,在奇偶校验级联码的译码过程中容易发生错误传播影响译码算法性能.为了降低错误传播对奇偶校验级联性能的影响,设计了一种新型奇偶校验级联方法.该方法通过高斯估计选取部分关键易错信息比特进行非均匀分段校验,能够有效降低错误传播对奇偶校验性能的影响,同时与循环冗余校验级联选择正确路径,可以提升译码算法在大列表和高信噪比条件下的译码性能.仿真表明应用新型级联码相比于CA-SCL(Cyclic-redundancy-check Aided Successive Cancellation List)平均能提升0.1～0.15 dB译码性能.此外,新型级联码结合自适应算法,可以利用译码算法性能的提升使自适应算法在更小列表下译码成功,降低自适应算法在较低信噪比下6％～25％的译码复杂度.     

Frequency offset insensitive demodulation algorithm for satellite‐based automatic identification system

The frequency offset caused by the Doppler shift and the oscillators instability degrades the performance of satellite‐based demodulators for automatic identification system (AIS) signals unless proper synchronization algorithms are used. A noncoherent demodulation algorithm (NDA) based on cyclic redundancy check (CRC) error correction is proposed in this paper, which is able to tolerate large frequency offsets, thus avoiding the use of an explicit frequency synchronizer. To reduce the complexity, the number of CRC register states for error correction can be limited. Simulation results of the proposed algorithm are presented and compared with other demodulation algorithms in the literature in terms of bit error rate (BER) and packet error rate (PER).     

High-speed parallel CRC circuits in VLSI

The use of VLSI technology to speed up cyclic redundancy checking (CRC) circuits used for error detection in telecommunications systems is investigated. By generalizing the analysis of a parallel prototype, performance is estimated over a wide range of external constraints and design choices. It is shown that parallel architectures fall somewhat short of ideal speedups in practice, but they should still enable current CMOS technologies to go well beyond 1 Gb/s data rates     

大气弱湍流信道下松弛极化码译码方法

针对自由空间光通信中存在的大气湍流降低通信系统误码性能的问题,提出了基于松弛极化码的分段式极化码-循环冗余校验-串行抵消列表(PC-CRC-SCL)译码方法,并将其用于自由空间光通信系统中,在大气弱湍流强度下进行了仿真分析.仿真结果表明:与完全极化码的分段式CRC-SCL译码方法相比,在误码率为10-4时,基于松弛极化...     

基于VBLAST—OFDM的平行循环迭代QR分解检测算法

论文提出了一种基于VBLAST—OFDM系统的平行循环迭代QR分解检测算法,称为P-IQRD算法。该算法主要克服循环迭代QR分解算法最先检测层性能差的缺点,将平行算法的思想引入到循环迭代QR分解算法中,进一步抑制了误码传播现象,有效提高了系统的检测性能。仿真结果表明,文中提出的P-IQRO算法比循环迭代QR分解算法、传统的平行算法、QR算法和迫零算法在误码性能上要好。     

ADS—B系统应答的一种纠错算法设计与实现

ADS—B是基于ModeS数据链的一种技术,可以为传统雷达无法覆盖的区域提供监视服务。本文介绍了基于模式S的ADS—B系统基带数字信号处理流程,阐述了循环冗余编码（CRC）的工作原理。基于模式S的ADS-B系统,提出了一种基于循环冗余编码（CRC）的纠错算法;然后给出了纠错算法的FPGA实现方案,整个设计划分为多个功能...     

Finding cyclic redundancy check polynomials for multilevel systems

This letter describes a technique for finding cyclic redundancy check polynomials for systems for transmission over symmetric channels which encode information in multiple voltage levels, so that the resulting redundancy check gives good error protection and is efficient to implement. The codes which we construct have a Hamming distance of 3 or 4. We discuss a way to reduce burst error in parallel transmissions and some tricks for efficient implementation of the shift register for these polynomials. We illustrate our techniques by discussing a particular example where the number of levels is 9, but they are applicable in general     

ADS—B系统接收处理的关键算法研究与实现

在高A／C应答fruit交迭的环境下,可能使ADS—B信号被ADS—B系统接收后。产生一些错误位,从而必须对ADS—B信号进行检错与纠错处理。首先介绍了基于模式S的ADS-B系统的组成原理,给出了置信度判定的基本思想,阐述了循环冗余编码（CRC）校验的基本理论与纠错技术的基本原理;然后在此基础上,提出了一种基于ADS—B系统的纠检错算法,并给出了纠检错算法的信号处理流程图与FPGA逻辑设计方案;最后采用VerilogHDL语言完成了所有功能模块的设计。并联合ISE与ModlSim两个软件进行了仿真验证实验。实验结果表明,该算法能够有效地对ADS。B信号进行检错与纠错。