短波320×256抗辐射加固读出电路设计

设计了一款采用CMOS工艺的短波320×256抗辐射加固读出电路,分析了CMOS工艺抗辐射的特点,重点介绍了模拟通路、偏压产生电路和数字电路的加固设计方法,采用了双环保护结构、对NMOS管使用环形栅和冗余设计等措施。该设计电路经过流片,测试结果表明该抗辐射加固设计方法有效可行。     

一种抗辐射加固检错纠错电路的设计

分析了电子元器件在空间辐射影响下的一些性能变化,设计了一种应用于星载计算机数据管理系统的抗辐射加固检错纠错电路.重点介绍了逻辑设计、版图设计和抗辐射加固设计.电路采用商用标准CMOS工艺加工,使用版图级、单元级和电路级等多层次的0.5 μm综合体硅加固技术,提高了抗辐射能力.试验结果表明,电路的抗辐射总剂量最高可达3.6 kGy(Si).     

体硅CMOS集成电路抗辐射加固设计技术

首先介绍了空间辐射环境,并对各种辐射效应及其损伤机理进行分析。然后对体硅CMOS集成电路的电路结构、抗辐射加固技术和版图设计抗辐射加固技术进行探索。测试结果表明,采用版图加固抗辐射技术可以使体硅CMOS集成电路的抗辐射性能得到明显提升。     

DC／DC转换器辐射加固电路设计方法研究

本文阐述了电路辐射加固设计的基本原理,分析了光耦隔离反馈方式DC／DC转换器的电离辐射效应,研究了光耦反馈辐射加固电路在抗辐射方面的优点。研究表明：通过合理设置参数,该反馈方式可以有效的避免在辐射环境下光耦的CTR和PWM的基准电压退化对DC／DC转换器输出电压造成的影响。同时仿真分析显示,当累积剂量低于150Krad（Si）时,这种反馈方式较电磁反馈具有更好的抗辐射性能。本文的研究结果可为工程人员设计抗辐射DC／DC转换器提供理论依据。     

体硅集成电路版图抗辐射加固设计技术研究

辐射效应是电路在太空等领域应用时遇到的首要问题,常常会引起电路出错或失效。为了满足抗辐射电路设计的需求,必须提高电路抗辐射效应的能力。文章分析了辐射效应对器件产生的影响。针对电路在辐射环境中应用时存在的问题,文章从版图抗辐射设计加固的角度出发,介绍了抗总剂量的环形栅、倒比例器件,以及抗单粒子昆倾效应抗辐射版图的设计方法。在电路设计时,通过上述几种版图设计方法的应用,可以提高电路的抗辐射性能,进而提高电路的可靠性。     

基于RHBD技术的深亚微米抗辐射SRAM电路的研究

研究了目前业内基于抗辐射加固设计(RHBD)技术的静态随机存储器(SRAM)抗辐射加固设计技术,着重探讨了电路级和系统级两种抗辐射加固方式。电路级抗辐射加固方式主要有在存储节点加电容电阻、引入耦合电容、多管存储单元三种抗辐射加固技术;系统级抗辐射加固方式分别是三态冗余(TMR)、一位纠错二位检错(SEC-DED)和二位纠错(DEC)三种纠错方式,并针对各自的优缺点进行分析。通过对相关产品参数的比较,得到采用这些抗辐射加固设计可以使静态随机存储器的软错误率达到1×10-12翻转数/位.天以上,且采用纠检错(EDAC)技术相比其他技术能更有效提高静态随机存储器的抗单粒子辐照性能。     

基于分离位线DICE结构的SRAM存储单元版图抗辐射设计

在SRAM加固设计中,存储单元的版图抗辐射设计起着重要的作用。基于分离位线的双互锁存储单元（DICE）结构,采用0.18μm体硅工艺,根据电路功能、结构和抗辐射性能,设计了一种新的NMOS隔离管的SRAM存储单元版图结构。根据分析结果,SRAM存储单元在确保存储单元功能的前提下,具备抗总剂量效应、抗单粒子翻转和抗单粒子闩锁效应,同时可实现单元面积的最优化。     

抗辐射数字电路加固技术研究

文章对电路抗辐射的机理进行了研究,提出了几种提高数字电路抗辐射能力的方法:通过工艺控制减小辐射后的背栅阈值电压漂移,通过版图增加体接触、采用环型栅等结构提高单元的抗辐射能力,通过对电路关键节点的加固提高整体电路的抗辐射能力。为了验证加固方法的可靠性,设计了一款电路进行抗总剂量、抗瞬态剂量率、抗中子辐射、抗单粒子辐射等多种试验。通过辐照试验结果可以看到,采用抗辐照方法设计的电路具有较强的抗辐照能力,为今后抗辐照电路的研制和开发奠定了坚实的基础。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。     

STI场区加固NMOS器件总剂量效应

基于0.18 μm CMOS工艺开发了浅槽隔离(STI)场区抗总剂量辐射加固技术,采用离子注入技术使STI/衬底界面处的P型硅反型阈值提高,从而增强NMOS器件的抗辐射能力。实验表明,加固NMOS器件在500 krad(Si)剂量点时,阈值电压无明显漂移,漏电流保持在10-12量级,其抗辐射性能明显优于非加固NMOS器件。通过STI场区加固工艺的研究,可有效提高电路的抗总剂量辐射能力,同时避免设计加固造成芯片面积增大的问题。     

CMOS集成电路场区电离辐射加固技术分析

根据电离辐射引起场区隔离失效的机理，从版图设计及工艺技术两方面分析了场区辐射加固技术，结果表明，利用版图设计实现场区加固，需增加芯片面积并牺牲电路性能，一般适用于中小规模集成电路的加固，用工艺技术实现场区加固，对电路性能影响小，适用面广，是值是推荐的集成电路场区加固方法。     

纳米级CMOS集成电路的发展状况及辐射效应

介绍互补金属氧化物半导体(CMOS)集成电路的发展历程及纳米级CMOS集成电路的关键技术,在此基础上研究了纳米级CMOS集成电路的辐射效应及辐射加固现状。研究结果表明,纳米级FDSOICMOS集成电路无需特殊的加固措施,却比相同技术代的体硅CMOS集成电路有好得多的辐射加固能力,特别适用于空间应用环境。     

一种抗辐射LVDS驱动电路IP设计

低压差分信号(Low Voltage Differential Signaling,LVDS)在航天通讯领域有着广泛的应用,为解决LVDS驱动器电路在宇宙辐射环境中的单粒子闩锁和总剂量问题,给出了低成本抗辐射解决方案,提出了一种改进结构的抗辐射加固技术,不仅解决了现有工艺下带隙基准电路的温漂问题,而且还可以利用设计的抗辐射单元库来满足抗辐射加固要求,简化了电路设计。基于0.18μm CMOS工艺模型库,利用Hspice进行仿真,该电路传输速率达到400 Mb/s,具有抗单粒子特性,满足航空航天领域对抗辐射LVDS驱动电路的使用要求。     

抗辐射加固集成稳压电源的最新设计和研究

本文探讨了降低线性集成稳压电源的功耗和提高它们的抗辐射能力的技术途径。介绍了一种新型稳压器电路,以低功耗电流放大器为其基础,改电压控制型为电流控制型,使电路在满载情况下,输入输出最小压差降到1V左右;并具有良好的启动保护功能,纹波抑制比可达70db以上;当输出电压V_o=12V时,其效率的典型值为90％。 为了尽量提高这种电路的抗辐射能力,在设计电路时就注意到了降低有源元件与无源元件的数量比,使电路设计尽量简化。并充分注意到光电流补偿单元的设置和增益裕量的限度。采用了介质隔离技术和晶体管归一化的标准设计,在工艺参数的设计中采用特殊加固晶体管的设计方法。使该电路的抗中子能力比初步加固的器件提高一倍左右,抗γ瞬时辐照能力提高二倍以上。     

CMOS图像传感器总剂量辐照效应及加固技术研究进展

CMOS图像传感器(CIS)在空间辐射或核辐射环境中应用时,均会受到总剂量辐照损伤的影响,严重时甚至导致器件功能失效.文章从微米、超深亚微米到纳米尺度的不同CIS生产工艺、从3T PD(Photodiode)到4T PPD(Pinned Photodiode)的不同CIS像元结构、从局部氧化物隔离技术(LOCOS)到浅槽隔离(STI)的不同CIS隔离氧化层等方面,综述了CIS总剂量辐照效应研究进展.从CIS器件工艺结构、工作模式和读出电路加固设计等方面简要介绍了CIS抗辐射加固技术研究进展.分析总结了目前CIS总剂量辐照效应及加固技术研究中亟待解决的关键技术问题,为今后深入开展相关研究提供理论指导.     

集成电路总剂量加固技术的研究进展

对集成电路总剂量加固技术的研究进展进行了分析。集成电路技术在材料、器件结构、版图设计及系统结构方面的革新,促进了总剂量加固技术的发展。新的总剂量加固技术提高了集成电路的抗总剂量能力,延长了电子系统在辐射环境下的使用寿命。文中总结了近年来提出的新型的总剂量抗辐射加固技术,如采用Ag-Ge-S、单壁碳纳米管材料(SWCNT)、绝缘体上漏/源(DSOI)器件结构、八边形的门(OCTO)版图、备用偏置三模块冗余(ABTMR)系统等加固方法,显著提高了器件或电子系统的总剂量抗辐射能力。研究结果有助于建立完整的总剂量加固体系,提升抗辐射指标,对促进总剂量加固技术的快速发展具有一定的参考价值。     

The design of radiation-hardened ICs for space: a compendium ofapproaches

Several technologies, including bulk and epi CMOS, CMOS/SOI-SOS (silicon-on-insulator-silicon-on-sapphire), CML (current-mode logic), ECL (emitter-coupled logic), analog bipolar (JI, single-poly DI, and SOI) and GaAs E/D (enhancement/depletion) heterojunction MESFET, are discussed. The discussion includes the direct effects of space radiation on microelectronic materials and devices, how these effects are evidenced in circuit and device design parameter variations, the particular effects of most significance to each functional class of circuit, specific techniques for hardening high-speed circuits, design examples for integrated systems, including operational amplifiers and A/D (analog/digital) converters, and the computer simulation of radiation effects on microelectronic ICs     

一种带频率识别功能的抗辐照高压电源设计

设计了一种具有频率识别功能的抗辐射高压电源.该电路鉴频范围15～25 kHz,输出电压7 800 V,输出电压建立时间小于1 s.通过对电路结构的优化,减少了输出高压建立时间,减小了鉴频电路对输出电压的延时;通过采用数字鉴频,提高了鉴频电路的抗辐射能力,提升了整体电路的综合抗辐射能力.研制的具有鉴频功能的高压电源可同时满足抗中子注量、抗总计量、抗γ剂量率等要求.仿真结果和最终测试波形表明,电路设计满足要求.     

日盲紫外焦平面探测器的抗辐射加固设计

设计了一款320×256元抗辐射日盲紫外焦平面阵列探测器,重点针对探测器的读出电路版图、积分开关偏置点、探测器芯片外延结构及器件工艺开展了抗辐射加固设计。对加固样品开展了γ总剂量和中子辐照试验和测试,试验结果表明样品的抗电离辐照总剂量达到150krad(Si),抗中子辐照注量达到1×10¹³n/cm²(等效1MeV中子),验证了抗辐射加固措施的有效性。     

基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计

基于130 nm部分耗尽绝缘体上硅(SOI) CMOS工艺,设计并开发了一款标准单元库.研究了单粒子效应并对标准单元库中存储单元电路进行了抗单粒子辐射的加固设计.提出了一种基于三模冗余(TMR)的改进的抗辐射加固技术,可以同时验证非加固与加固单元的翻转情况并定位翻转单元位置.对双互锁存储单元(DICE)加固、非加固存储单元电路进行了性能及抗辐射能力的测试对比.测试结果显示,应用DICE加固的存储单元电路在99.8 MeV ·cm2 ·mg_1的线性能量转移(LET)阈值下未发生翻转,非加固存储单元电路在37.6 MeV·cm2·mg_1和99.8 MeV·cm2·mg_1两个LET阈值下测试均发生了翻转,试验中两个版本的基本单元均未发生闩锁.结果证明,基于SOI CMOS工艺的抗辐射加固设计(RHBD)可以显著提升存储单元电路的抗单粒子翻转能力.