基于传输时间精确预测的片上总线仲裁算法

片上系统中各主设备有不同的实时性和带宽要求,它们竞争使用片上系统总线.总线仲裁器采用各种仲裁算法试图满足实时性和带宽要求,但已有算法很难同时满足这两方面的要求.提出一种基于传输时间精确预测的仲裁算法,采用该算法的仲裁器能够精确地预测在当前仲裁机制下各个请求的完成时间.因此能判断哪些主设备的实时性可能会被违反,从而提前改变总线仲裁策略以满足各主设备实时性要求.同时,采用该算法后仲裁器并行比较主设备的实际传输带宽和需求带宽的差别,及时调整优先权以实现对带宽的精确分配.实验结果表明,该算法比常见的5种算法在实时性要求满足百分比方面平均提高66.47％,很好地满足了各主设备在各种情况下的强实时要求.     

基于最小空闲时间优先的片上总线仲裁算法

提出一种基于抢占阈值的最小空闲时间优先服务的总线仲裁算法。主设备总线服务请求的空闲时间越短,获得总线服务就越快,引入抢占阈值降低了总线服务频繁切换造成的颠簸现象。实验结果表明,该算法的MDP比常见的算法平均减少了43.8%,满足了各主设备总线服务请求的强实时要求。     

一种AHB2AHB桥的设计与实现

介绍一种跨时钟域的32位AHB总线桥的设计与实现。通过采用状态机设计以及使用预防死锁与解除死锁相结合的方法解决死锁,使得该桥支持读写burst、读预取、总线抢占式仲裁等多种操作并且简化了设计。性能测试表明,该桥能极大提高复杂SoC系统的系统带宽和时序性能。     

PCI总线加权优先循环仲裁算法

文章介绍了在PCI系统结构中新的总线仲裁机制,提出了加权优先循环算法。该算法是基于优先算法和公平循环算法的访问策略,它的特点是避免了优先算法中高优先级的PCI主设备在重新请求访问总线时独占总线,同时也解决了公平循环算法中各主设备对总线访问的平均性问题,使得仲裁器可以根据不同设备的性能要求,分配不同设备不同加权因子,使高性能和高速度设备能及时访问总线,降低访问延迟时间。     

一款基于多处理器片上系统的动态自适应仲裁器

随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降,提出一款算法简单的动态自适应仲裁器,它可以自动调节各个处理器占据的总线带宽,避免饥饿现象,基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.     

面向内存访问性能优化的总线仲裁方法

访存交易的处理顺序对内存访问的性能有重要影响.同一个SoC设备发出的多个未决交易往往地址连续且读写类型相同.然而,传统的总线仲裁方法导致各个设备发出的未决交易序列交错地发送至内存控制器,而内存控制器访存调度的范围有限,最终导致此类序列通常无法连续地访问内存.为解决此问题,提出一种新型的总线仲裁方法CGH,该方法利用SoC设备通信行为的特征,通过识别同一个SoC设备发出的、行地址和读写类型相同的未决交易序列并让其连续获得仲裁授权,减少内存切换行地址和读写类型的次数;同时,在选择将要授权的未决交易序列时,优先考虑行地址和读写类型与最近授权交易相同的申请,进一步提高访存效率.将CGH仲裁方法应用至北大众志-SKSoC后,系统访存性能提高了21.37%,而总线面积仅增加2.83%.此外,由于行地址切换次数减少,内存的能耗也降低了15.15%.     

基于FPGA的PCI总线仲裁器设计

利用现场可编程门阵列（FPGA）设计PCI总线仲裁器,以适应各种不同要求的应用场合。遵循总线仲裁循环优先级算法原则．选用分布式仲裁结构．利用VHDL语言将PCI总线、总线仲裁器和功能模块进行联合优化设计．实现基于FPGA的PCI总线仲裁器。     

PCI总线仲裁逻辑及其在嵌入式设备中的应用

详细介绍了PCI总线仲裁逻辑的原理和仲裁算法,解释了总线的停靠和时序要求;阐述了用硬件描述语言设计仲裁逻辑的具体过程,给出了逻辑状态机和转换关系.     

CAN网络层次化动态调度策略设计与实现

CAN总线是一种基于消息的事件触发通信服务,主要应用于汽车、机器人等实时通信系统.CAN总线上有多个节点互相独立工作,当多个节点访问总线时出现消息碰撞,由于CAN总线采用按位仲裁算法决定节点访问总线的优先级,导致低优先级节点访问失败,而高优先级节点继续传输消息,这种方式导致低优先级节点饥饿现象而丢失消息,因此CAN总线调度算法随之被提出.目前调度策略已从静态发展到动态,但是随着节点的增多,系统维护和调度难度增加,单条总线调度策略难以维持系统性能需要.因此本文考虑将系统中的节点挂载到多条CAN总线上构成CAN网络,针对CAN网络提出了一种层次化的动态调度算法,将节点优先级仲裁分为：单条总线本地优先级仲裁和系统全局优先级仲裁,确定系统优先级最高的节点,使其进行数据传输.利用MATLAB中的Stateflow工具,建立分层动态调度模型,依据CAN总线数据传输机制和仲裁机制,设计实现了节点模块、总线模块、函数模块等,在总线模块实现了两级调度.实验结果表明,本算法在增加了节点总数目的基础上,满足高优先级节点传输且避免了低优先级节点的饿死现象.     

基于EPLD的PCI总线仲裁器的设计与实现

以自行研制开发的 ＰＣＩ高速总线背板为背景,系统地论述了 ＰＣＩ总线的仲裁机制、总线的缺省占用、仲裁信号协定及优先级仲裁算法,给出了采用 Ｅ Ｐ Ｌ Ｄ实现仲裁器功能的编程设计。     

两级循环优先算法在PCI仲裁器上的实现

循环优先仲裁算法具有现实公平的特点,介绍了两级循环优先仲裁算法,并给出了该算法在PCI总线仲裁器上的实现方案。将PCI总线主设备分为优先权不同的四个层次,通过对各层次总线主设备的检测实现仲裁。由于采用了设备申请号寄存器组记录总线状态,避免了复杂状态机的设计,该方案可灵活应用于不同数量设备的PCI系统,具有很好的可扩展性。     

主从式片上总线系统交易级的实现

在总线的主设备上增设了实时操作系统的任务优先级分配机制,基于蒙特卡罗选择实现总线仲裁器的仲裁策略,建立不同类型的从设备存储器模型。运用SystemC在交易级实现整个总线系统模型,并对该模型进行仿真。实验结果证实了仲裁算法的有效性。     

嵌入式系统中PCI总线仲裁器的设计与实现

描述了PCI总线仲裁的原理和仲裁算法,阐述了用可编程器件实现总线仲裁的具体方法,并实现了一个双主设备仲裁器。     

FC仲裁环实现实时传输的带宽分配方法

考虑实时消息的优先级顺序,对光纤通道仲裁环结构下研究实时性问题的“最差情形”做了补充和完善。重新定义保证数据传输实时性的2个限制条件,提出最差情形公平负载率的概念,从而将上述2个限制条件归结为一条,即要保证所有消息的实时性,必须使每个消息的最差情形公平负载率小于等于1,揭示数据传输的实时性与网络负载率之间的本质联系。考虑对实时消息进行拆分后增加的协议开销和物理层延时等影响因素,基于网络总负载率最小化原则给出一种简洁的带宽分配方法。通过实例仿真研究了仲裁环下假想消息集中的各个实时消息在“最差情形”下的带宽分配情况,证明该算法的正确性。     

多处理器片上系统中实时自适用仲裁器的设计与分析

多处理器片上系统在单芯片上集成了多种指令集处理器,可完成复杂完整的功能。通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降。提出一种实时动态自适应仲裁器,它既可以考虑实时要求,又可以自动调节各个处理器占据的总线带宽,避免饥饿现象。基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了49％的延迟时间,并且能更好地控制各处理器的总线带宽。     

基于Bus—NoC的3DMPSoC的总线仲裁

3D集成芯片与二维传统芯片相比能够提供更好的性能和组装密度,另一方面,在单个芯片上集成多个处理器(MPSOC)以提高芯片的整体性能已成为下一代集成电路设计趋势.MPSoC的总线和片上网络两种通讯架构各有利弊,如何将3D芯片设计和MPSaC的架构相结合,对Bus-NoC混合的3D MPSoC结构进行研究,提出了改善的总线仲裁算法dTDMA+.原有的dTDMA有着很好的带宽利用率但在实时性要求方面欠佳,实验结果表明,dTDMA+在一定程度上满足了系统的强实时要求.     

基于MPLS-DiffServ的LSP动态抢占算法研究

在支持具有不同优先级和不同QoS需求的多业务网络中,抢占是带宽分配和管理的有效策略,但同时也对网络造成了振荡。基于普通的LSP路由方案,提出了一个动态的LSP抢占算法——Min_Prec算法:总是首先抢占最低优先级的LSP;在同一个优先级别内最优化被抢占的带宽和LSP数目。最后,通过引入一个抢占策略对于路由过程的反馈机制,减少抢占引起的重路由,增强网络稳定性。仿真结果验证了算法的有效性、优越性。     

多处理机系统的总线仲裁机构

多处理机系统的总线仲裁机构的设计和使用直接影响系统的效率.本文介绍了多处理机系统的总线仲裁机构的原理及串、并行两种方式的总线仲裁器.分析了总线仲裁机构可能发生的错误动作.最后给出一个系统总线接口的设计实例。     

SoC测试访问机制和测试壳的蚁群联合优化

针对系统级芯片(SoC)测试壳优化和测试访问机制的测试总线划分问题,提出了基于蚁群算法的SoC Wrapper/TAM联合优化方法.构造蚁群算法时首先进行IP核的测试壳优化,用于缩短最长扫描链长度,减少单个IP核的测试时间;在此基础上进行TAM结构的蚁群优化,通过算法迭代逼近测试总线的最优划分,从而缩短SoC测试时间.对ITC2002基准SoC电路进行实验的结果表明,该方法能有效地解决SoC测试优化问题.     

一种面向密码SoC的高性能全双工DMA设计

在密码SoC等数据密集型应用中,数据传输速度成为制约密码处理性能提升的瓶颈。结合密码SoC的数据流处理特点,提出一种面向密码SoC的高性能DMA优化设计方法。对特定模块的DMA传输开辟专用通道,利用并行读写数据提高特定模块DMA传输的总线带宽利用率。添加特殊工作模式用于自主控制重复任务传输以提升传输的带宽利用率。在此基础上,采用多通道优先级动态调整技术实现多任务下效率较高的自适应传输。仿真结果表明,该DMA在55 nm工艺下的最高频率达910 MHz,总线利用率和协处理器利用率的平均值分别高达91%和54%,相对通用DMA,其对密码SoC的ZUC、SNOW、SM3、SM4和AES算法的性能分别提升216%、222%、123%、69%和221%。