FPGA刷新控制电路测试方法的研究

SRAM型现场可编程门阵列（FPGA）电路信号处理性能强大,在航天器中应用非常广泛。但SRAM型FPGA的逻辑单元在存在大量宇宙射线和高能粒子的空间环境中容易发生单元翻转现象,导致器件逻辑功能异常。通过刷新控制电路对FPGA的逻辑功能持续刷新,是当下解决单元翻转问题的通用方法。为了满足抗单粒子翻转的系统需求,FPGA刷新控制电路本身的抗单粒子翻转性能也需要通过一定的试验方法进行充分验证。设计了1种辐照试验测试方法,对FPGA刷新控制电路进行了辐照测试,通过该辐照方法系统地验证了该电路的抗单粒子翻转性能。     

复杂数字电路中的单粒子效应建模综述

单粒子效应产生的软错误是影响航天电子系统可靠性的主要因素之一。对其进行建模是研究单粒子效应机理和电路加固技术的有效方法。介绍了深亚微米及以下工艺中影响模型准确性的几种效应机制,包括脉冲展宽机制、电荷共享机制和重汇聚机制等。重点分析了单粒子瞬态、单粒子翻转的产生模型和单粒子瞬态的传播模型。阐述了基于重离子和脉冲激光的模型验证方法。最后,分析了单粒子效应随特征尺寸的变化趋势,并提出了未来单粒子效应建模技术的发展方向。     

卫星光通信系统中单粒子翻转计算方法研究

高能带电粒子造成的单粒子翻转是影响卫星光通信系统性能的重要因素,给出了单粒子翻转的物理机制及主要研究方法。利用OMERE 3.4软件对星载CMOS 2164器件进行了单粒子翻转率计算,结果表明,通过对轨道倾角和轨道高度的优化设计可以有效减小卫星光通信系统中电子器件的单粒子翻转率。为了有效克服单粒子辐射效应,除了简单的增加屏蔽层厚度等防护方法外,还应考虑通过电子器件的选择来提高抗辐射性能。     

电子设备抗单粒子翻转地面实验技术研究

单粒子翻转对应用在航天领域的电子设备的可靠性具有重大的影响，依靠加速器产生的重粒子进行单粒子翻转的模拟实验，是一种有效的验证方法，本文通过在兰州近代物理研究所加速器上进行的风云一号卫星星载固态记录路单粒子反转实验，介绍了利用加速器进行验证电子设备系统级抗单粒子翻转技术的实验方法。     

温度对SRAM器件单粒子翻转重离子测试的影响

本文基于单粒子效应地面重离子模拟实验,选取体硅SRAM与SOI SRAM两种待测器件,在兰州重离子加速器上（HIRLF）研究了温度对单粒子翻转测试的影响。用12C粒子对体硅SRAM器件的温度实验显示,单粒子翻转截面易受温度的影响。对于SOI SRAM器件,12C粒子测得的单粒子翻转截面随温度升高有显著的增大,但209Bi 粒子测得的单粒子翻转截面却随温度保持恒定。用Monte Carlo的方法分析了温度对单粒子翻转测试的影响规律,发现在单粒子翻转阈值LET附近温度对单粒子翻转截面有大的影响,但是随着单粒子翻转的发生接近于饱和,单粒子翻转截面渐渐的表现出低的温度依赖性。基于该模拟结果,我们对实验数据进行了分析,同时提出了一种准确评估在轨翻转率的合理方法。     

一种单粒子效应加固输入接口电路的设计

提出一种新颖的单粒子效应加固输入接口电路,采用组合逻辑延迟后运算处理的方案。该电路基于华润上华600 V BCD 0.8 μm工艺进行电路设计和流片,并在中科院国家空间科学中心完成单粒子辐照测试。仿真测试结果表明,提出的输入接口电路可以有效免疫线性能量传递值(LET)在80 MeV·cm2/mg以下单粒子翻转(SEU)事件,特别是对多个节点同时发生单粒子翻转事件的情况,提出的电路抗单粒子翻转可靠性较高。     

一种高速时钟分配电路单粒子效应测试系统设计

时钟分配电路是电子系统中信号处理单元参考时钟及多路时钟分配的关键元器件,其跟随系统在宇宙空间中容易受宇宙射线辐照发生单粒子效应,进而影响系统性能指标甚至基本功能。为此,提出一种针对数字单元翻转的微测试方法,结合分段存储技术完成高速时钟分配电路的单粒子效应的在线测试系统设计。另外,在HI-13串列加速器与HIRFL回旋加速器上进行了试验验证,成功监测到单粒子翻转、单粒子功能中断等典型单粒子效应。最后根据试验数据并结合FOM方法进行了电路在轨故障率推算,这对于集成电路研制阶段的测试评估与应用阶段的系统验证都有重要意义。     

超大规模FPGA的单粒子效应脉冲激光测试方法

建立了一种28 nm HPL硅工艺超大规模SRAM型FPGA的单粒子效应测试方法。采用静态测试与动态测试相结合的方式,通过ps级脉冲激光模拟辐照实验,对超大规模FPGA进行单粒子效应测试。对实验所用FPGA的各敏感单元(包括块随机读取存储器、可配置逻辑单元、可配置存储器)的单粒子闩锁效应和单粒子翻转极性进行了研究。实验结果证明了测试方法的有效性,揭示了多种单粒子闩锁效应的电流变化模式,得出了各单元的单粒子效应敏感性区别。针对块随机读取存储器、可配置逻辑单元中单粒子效应翻转极性的差异问题,从电路结构方面进行了机理分析。     

微处理器故障注入工具与故障敏感度分析

总结了单粒子效应的各种表现形式,明确在集成电路抗单粒子加固时应着重考虑单粒子翻转和单粒子瞬变.通过分析、对比大量故障注入方法,设计了基于仿真的自动故障注入及分析系统,具有模型准确、运行速度快、自动化程度高等特点.采用此系统分析了一款32bit RISC微处理器对单粒子翻转和单粒子瞬变两种故障的敏感度.通过注入约2×105个故障,保证了实验的统计意义.试验分析指出,在设计加固微处理器时应该着重考虑存储单元、时钟信号和关键模块.     

基于DICE结构的SRAM抗辐照加固设计

存储单元的加固是SRAM加固设计中的一个重要环节。经典DICE单元可以在静态情况下有效地抗单粒子翻转,但是动态情况下抗单粒子翻转能力较差。提出了分离位线的DICE结构,使存储单元在读写状态下具有一定的抗单粒子效应能力。同时,对外围电路中的锁存器采用双模冗余的方法,解决锁存器发生SEU的问题。该设计对SRAM进行了多方位的加固,具有很强的抗单粒子翻转能力。     

三模冗余在ASIC设计中的实现方法

星载计算机系统处于空间辐照环境中,可能会受到单粒子翻转的影响而出错,三模冗余就是一种对单粒子翻转有效的容错技术。通过对三模冗余加固电路特点的分析,提出了在ASIC设计中实现三模冗余的2种方法。其一是通过Syno—psys的综合工具DesignCompiler对原设计进行综合,然后修改综合后的门级网表再次综合;其二是直接建立采用三模冗余加固的库单元。     

基于三模冗余架构的集成电路加固设计

随着科技的发展,人类对太空领域的研究会越来越多,对于航天器件的要求也会越来越高,其中可靠性是航天器件一个重要的指标.空间辐射环境中的高能粒子引发的单粒子翻转事件严重影响星载电子系统的可靠性.现有的抗辐照设计多集中在工艺库和版图的加固上,但是要完全的抑制单粒子故障的产生是不现实的.克服了现有技术中存在的不足,提供了一种基于三模冗余的电路架构,利用冗路架构去屏蔽已发生故障对整个电路的影响,使得整个电路的抗辐照性能得到极大地提升.     

用SOI技术提高CMOS SRAM的抗单粒子翻转能力

提高静态随机存储器（SRAM）的抗单粒子能力是当前电子元器件抗辐射加固领域的研究重点之一。体硅CMOS SRAM不作电路设计加固则难以达到较好抗单粒子能力,作电路设计加固则要在芯片面积和功耗方面做出很大牺牲。为了研究绝缘体上硅（SOI）基SRAM芯片的抗单粒子翻转能力,突破了SOI CMOS加固工艺和128kb SRAM电路设计等关键技术,研制成功国产128kb SOI SRAM芯片。对电路样品的抗单粒子摸底实验表明,其抗单粒子翻转线性传输能量阈值大于61．8MeV／（mg／cm^2）,优于未做加固设计的体硅CMOS SRAM。结论表明,基于SOI技术,仅需进行器件结构和存储单元的适当考虑,即可达到较好的抗单粒子翻转能力。     

基于FPGA的ASIC芯片抗辐射性能评估系统

针对航天电子控制系统对集成电路的抗辐射需求,设计了一种基于现场可编程门阵列(FPGA)的全新架构的专用集成电路(ASIC)抗辐射性能评估系统。该系统基于FPGA高性能、高速度、高灵活性和大容量的特性,不仅具备传统芯片评估系统的能力,还具备精确判定失效事件发生时刻、被测ASIC时序、内部状态及大致的内部路径位置的能力。对该系统进行单粒子翻转(SEU)辐射试验,试验结果表明,在81.4 MeV·cm²·mg^-1的线性能量转移阈值下,该系统能自动判别没有发生SEU事件。目前,该系统已成功应用于自研高可靠性ASIC芯片抗辐射性能的评估。     

DSP错误检测与纠正功能在基站中的应用

通信系统要求高稳定性,但外部恶劣的电磁环境会导致基带板所使用DSP中的存储器发生单粒子翻转(SEU),从而导致系统异常复位。针对该问题,着重介绍了如何应用DSP的错误检测与纠正(EDAC)功能,以及如何解决EDAC应用与cache操作之间的冲突。通过实际应用,基站出现SEU异常的机率明显降低,系统稳定性得到提高。     

真实FPGA器件下单粒子软错误评估工具设计

FPGA器件在航天领域应用广泛,然而在空间环境下,基于SRAM工艺的FPGA器件极易受到单粒子翻转(Single Event Upsets,SEU)影响而导致电路发生软错误。针对具有代表性的Xilinx Virtex系列器件进行了SEU评估方法的研究,设计并开发了一款面向Virtex器件的SEU效应评估工具,并与FPGA标准设计流程进行了有效融合。实验结果表明,提出的评估方法和工具对Virtex器件的SEU效应可以进行准确的评估,从而为FPGA结构设计和应用开发提供先于硬件实现的软件验证环境,对高可靠性FPGA芯片的研究、开发和设计都具有重要意义。     

PDSOIBTSNMOS器件的三维SEU仿真

采用silvaco软件对抗辐射PDSOIBTSNMOS器件进行了三维SEU仿真。器件建模采用devedit软件,工艺参考标准0．8μmPDSOI工艺平台。器件基于SIMOXS01材料,其埋氧层厚度为375nm,顶层硅膜厚度为205nm。三维SEU仿真的入射粒子轨迹垂直于器件表面,主要选取了垂直于沟道方向（DS）和平行于...     

设计和表征一个65nm抗辐射标准单元库

提出了一个基于商用65nm工艺在晶体管级设计抗辐射数字标准单元库的方法。因为当C单元的两个输入是不同的逻辑值时输出会进入高阻模式,并保持输出逻辑电平不变,而当输入端有相同的逻辑值时,C单元的功能就像一个反相器的特性。因此它有把因为辐射粒子引起的单粒子翻转（SEU）效应或单粒子传输（SET）效应所产生的毛刺滤除掉的能力。在这个标准单元库中包含了在晶体管级使用C单元设计了抗辐射的触发器,以便于芯片设计者可以使用这个库来设计具有更高抗辐射能力和减小面积、功耗和延迟的芯片。在最后为了能表征标准单元在硅片上的延迟特性,一个基于环形振荡器的芯片结构用来测量每个单元的延迟,以及验证抗辐射能力。延迟测量结果跟版图后仿真结果偏差在10％以内。     

四通道数字下变频器ASIC设计

数字下变频(DDC)是将中频信号数字下变频至零中频且使信号速率下降至适合通用DSP器件处理速率的技术,广泛应用于通信和雷达的数字化接收机中。本文介绍了自主设计的四通道多抽取率数字下变频器ASIC设计,此芯片输入四通道的串行AD采样数据,输出四路经过DDC处理的正交信号。仿真验证了芯片前端设计的正确性。     

基于FPGA的嵌入式加固系统设计

针对空间辐照环境,设计了一款基于FPGA平台抗辐照加固嵌入式系统。通过对存储单元进行三模冗余设计和(12,8)汉明码EDAC编码设计进行加固。对MC8051 IP核、I2C IP核、判决器,EDAC编码解码器等模块进行部分动态可重构设计。使用ICAP接口进行回读对比和动态可重构操作。系统配置后,定时对其进行回读对比。当检测到FPGA发生单粒子翻转时,采用部分重配置消除单粒子影响,使系统恢复正常。