基于FPGA的高速采样缓存系统的设计与实现

为了提高高速数据采集系统的实时性,提出一种基于FPGA+DSP的嵌入式通用硬件结构。在该结构中,利用FPGA设计一种新型的高速采样缓存器作为高速A/D和高性能DSP之间数据通道,实现高速数据流的分流和降速。高速采样缓存器采用QuartusⅡ9.0 软件提供的软核双时钟FIFO构成乒乓操作结构,在DSP的外部存储器接口(EMIFA)接口的控制下,完成高速A/D的数据流的写入和读出。测试结果表明：在读写时钟相差较大的情况下,高速采样缓存器可以节省读取A/D采样数据时间,为DSP提供充足的信号处理时间,提高了整个系统的实时性能。     

基于DSP和FPGA的视频图像处理系统设计

介绍了基于TMS320C6416和EP1C4F400C8的实时视频图像处理系统的设计原理.系统以DSP为图像处理核心,以FPGA为数据采集和传输的逻辑控制单元,利用乒乓操作实现数据的缓冲和处理.详细地讨论了视频数据采集部分的结构和FPGA的控制逻辑.以及DSP响应中断后数据的转移和处理.实验表明,此系统实时性和稳定性均达到了设计要求,具有很大实用价值.     

FPGA在高速实时信号采集系统中的应用

高速实时信号采集系统是由高性能ADC、FPGA和QDRⅡSRAM等组成。其中高性能ADC实现模数转换,FPGA与QDRⅡSRAM实现ADC信号的接收、数据重组、存储和传输。重点讲述了FPGA如何接收采样率为2 GS/s的高速ADC数据并保持一定的时序裕量,并通过分析FPGA中资源占用情况可以看到FPGA在高速实时信号采集系统中具有很大的优势。     

基于FPGA和DSP的高分辨率图像采集系统

介绍了一种高分辨率图像数据采集系统的实现方案.该方案采用了现场可编程门阵列(FPGA)数字信号处理器(DSP)的体系结构,利用FPGA实现图像数据检测、采集、缓冲、预处理,并协调系统各部分的工作,利用DSP对图像数据进行JPEG压缩,通过PC104总线将压缩后的数据上传至主机.该方案中,由FPGA控制的高速大容量同步动态随机存储器(SDRAM)作这图像数据的帧存,解决了高分辨率图像采集中容量和速度上的问题,SDRAM分时供FPGA和DSP访问的机制提高了数据存取的效率.JPEG压缩方法大大降低了数据传输所需的带宽并减少了存储所需的容量.该系统能够对高至2 048×1 536的多种分辨率的图像实现数据采集和压缩.     

基于FPGA的图像采集设备运动控制研究

针对岩心资源数字化的需求,本文研究基于FPGA技术的便携式图像采集系统运动控制原理及硬件结构.采用FPGA实时检测光栅信号,实现摄像头直线方向上的运动控制:采用FPGA芯片对无刷直流电机进行逻辑控制实现岩心回转运动控制.实验证明了该系统设计的正确性,可为后续的岩心图像分析工作提供可靠的依据.     

基于FPGA的图像滤波的流水线结构设计与实现

视频字符图像预处理阶段中需要经过多次滤波处理,为了使得图像预处理满足实时性的要求,需要减少图像预处理阶段的处理时间,为此设计了一种基于FPGA的多次滤波的流水线结构.该方法在多次滤波的过程中,当一次滤波完成后,滤波结果不经过存储就直接送入下一个滤波模块进行处理,以此来实现多次滤波的流水线操作.实验结果表明,该设计极大的提高了视频字符图像多次滤波的处理速度,并且节省了硬件存储空间.     

JPEG-LS多路并行译码的FPGA实现

提出了一种基于FPGA的JPEG-LS的多路并行译码系统,运用VHDL语言实现,以提高图像的译码速度.系统主要分为检测模块、译码模块和码流分配模块三部分.在检测模块中提取和去除头文件的图像信息,译码模块则根据算法对图像数据进行恢复,码流分配模块为多路并行算法的关键.利用流水线结构的思路采用乒乓操作将码流从检测模块传送到外部RAM.在译码时采用同样的方法将数据送入多个译码模块进行译码.     

基于FPGA的新型高速CCD图像数据采集系统

介绍一种基于Actel公司Fusion StartKit FPGA的线阵CCD图像数据采集系统。以FPGA作为图像数据的控制和处理核心,通过采用高速A/D、异步FIFO、UART以及电平转换、放大滤波、二值化电路和光学系统实现对图像数据的信号处理,并运用Visual Studio C++和Microsoft公司的基本类库MFC实现对采集数据的显示、绘图、传输控制等。利用搭建的系统平台实现对物体尺寸的测量,通过对所得的数据进行分析处理,明确测量的精度和可以达到的水平。对该系统在实时监控中的优点进行分析。     

高速Link口通信协议的研究及其FPGA实现

在对TigerSHAKC芯片上自带的Link口通信协议进行研究的基础上,提出其在FPGA上实现的方法,并编写了代码在ALTERA公司的STRATIX Ⅱ FpGA EP2S60F67214进行了工程实现,测试结果表明:在FPGA上实现的Link口传输速度可达500MB/s,且能够与TigerSHARC自带的Link口完全兼容,该Link口在FPGA上的实现为TigerSHARC&FPGA之间的互联提供了一种新的框架结构,具有一定的实用和推广价值.     

混沌吸引子及FPGA实现

提出了一个混沌系统,并利用理论和数值仿真的方法对系统的基本特性进行了分析。通过Lyapunov指数谱和分岔图,对系统在混沌、拟周期和周期轨之间的转换进行了分岔分析。为验证系统的混沌行为,在Matalab的Simulink下,利用DSP Builder设计了一个电路,并把它转换成VHDL语言程序,利用Quartus II下载到硬件电路中进行了实验,实验结果与计算机仿真结果完全一致。提出了一种基于FPGA平台和EDA开发工具的实现混沌吸引子的新方法。     

Keccak算法|海绵结构|哈希算法|可重构|现场可编程门阵列

在分析研究Keccak算法的基础上,针对现有Keccak算法的硬件实现方案版本单一,应用不灵活的问题,设计了一种高性能可重构的Keccak算法硬件实现方案。实验结果表明:该方案在Xilinx 公司的现场可编程门阵列(FPGA)Virtex-5平台上的时钟频率可达214MHz,占用1607slices;该方案具有吞吐量高(9131Mbps),应用灵活性好,可支持4种不同参数版本的优点。     

FPGA平台实现基于遗传算法的图像识别的研究

利用模板匹配方法,采用基于遗传算法的图像识别技术,完成了对图像目标识别的算法验证。在此基础上进行了基于该算法的图像识别系统的FPGA实现,并在相关验证平台进行了硬件仿真与时序分析。实验结果表明,所设计的图像识别电路具有较高的识别精度和较快的识别速度。     

二维椭圆硬件加速算法研究及其FPGA实现

针对现有的嵌入式二维图形加速系统中椭圆加速功能缺失或者不足的缺陷,提出了一种支持椭圆绘制和填充的功能齐全的椭圆硬件加速单元设计方案。采用自顶向下的设计方法,根据功能需求定义了椭圆加速单元的总体结构及功能模块划分,内部各功能单元采用流水线控制,将图形分解成水平线段输出;提出了适用于本设计的图形硬件实现算法,用Verilog HDL语言编写代码完成各模块的逻辑设计;通过仿真后在FPGA上综合实现。仿真及调试结果表明：提出的图形算法切实可行;设计的椭圆硬件加速单元能够正确快速地完成各种椭圆参数配置组合的椭圆绘制和填充功能,能够很好地满足二维图形加速系统的需求。     

基于FPGA的NAND Flash坏块处理方法

针对NAND Flash在存储数据时对可靠性的要求,分析传统坏块管理方式的弊端,提出一种基于现场可编程门阵列(FPGA)的坏块处理方案,采用在FPGA内部建立屏蔽坏块函数的方法屏蔽坏块。该方法彻底屏蔽对坏块的操作,可以实现对Flash的可靠存储。实际工程应用证明其具有较高的可靠性。 关键词：     

KLT织物疵点检测算法研究及FPGA实现

提出了一种基于FPGA的织物疵点检测系统的实现方案,设计在充分利用FPGA的并行体系架构和丰富的块存储资源的情况下引入KLT（Kanade-Lucas-Tomasi）特征点检测算法对织物疵点进行实时检测,以灵活的硬件可编程来满足KLT检测算法的调整以适应不同的检测要求。经验证,系统可以在实际的应用中准确地检测出织物上的疵点,且检测灵活方便。     

一种实现高速异步FIFO的FPGA方法

在跨时钟域传递数据的系统中,常采用异步FIFO（First In First Out,先进先出队列）口来缓冲传输的数据,以克服亚稳态产生的错误,保证数据的正确传输。但由于常规异步FIFO模块中的RAM存储器读写寻址指针常采用格雷码计数器以及“空满”控制逻辑的存在,将使通过这两个模块的信号通路延时对整个模块的工作频率造成制约。提出了一种在FPGA内实现高速异步FIFO的方法,该方法针对不可能产生满信号的高频系统,通过省略“满”信号产生模块和多余的存储器位深来简化常规的FIFO模块,而只保留“空”信号产生模块。仿真和综合设计结果表明,整个模块的工作频率得到一定提高。     

基于FPGA的图像采集与VGA显示系统

针对传统的PCI图像采集卡的弊端,利用Altera公司的DE2开发平台,设计了基于现场可编程门阵列(FPGA)的图像采集与VGA显示系统。该系统以嵌入了NiosⅡ软核的可编程逻辑芯片FPGA作为控制器,以图像传感器、数字存储器、视频D/A转换器、VGA显示接口等作为FPGA外设,利用可编程片上系统(SOPC)技术实现对FPGA及其外设的编程与控制,最终实现对实时图像的采集、处理与显示。设计结果表明,利用SOPC技术实现的电子系统具有设计方法灵活高效、可移植性强、易于实现高速数据采集、通用性好等优势。     

可重构加密引擎设计及FPGA实现

针对网络安全加密系统中安全能力弱、开发成本高和实时能力差等问题,提出了一种基于FPGA的可重构加密引擎的设计方案,在详细论述了该加密引擎的总体设计结构的基础上,分析了FPGA实现中关键技术的解决方法。通过实验仿真表明：该引擎可以有效地提高FPGA器件的可重构性能,可重构资源比可以达到0.78,因此,该引擎在今后的嵌入式安全产品开发方面具有很好的速度和可重构应用前景。