基于优化混频器的数字下变频系统的设计与实现

在利用频谱分析仪对信号进行实时频谱监测过程中,针对其数字下变频模块精度不高、逻辑资源耗费大、难以对数字中频信号进行实时处理的问题,本文对传统数字下变频系统的混频器模块进行优化并提出一种高效的数字下变频(DDC)系统。首先,设置模数转换器(ADC)的采样率为载波中心频率的4倍且采样率转换比率和子ADC的数量是4的正整数倍,此时混频器可以完全合并到多相CIC抽取滤波器中。接着,基于优化的混频器构建一套DDC系统,并为每个系统节点合理分配采样率转换倍数。最后,加入CIC补偿滤波器,提高数据传输过程中的精度。实验结果表明,与传统DDC相比,优化后的DDC资源消耗减少,数据精度误差从1.7%减小到0.8%。基本满足功耗低、精度高、稳定运行等要求。     

全数字接收机中的下变频技术研究

数字下变频(Digital Down-Conversion,DDC)是实现全数字接收机的核心技术之一.下变频包括混频和抽取两个关键模块,中频输入信号通过数字混频器变换到基带,并经抽取滤波器降低采样率,从而进一步减少后端实时处理的计算量.采用MATLAB对数字下变频模块进行性能仿真和高效的设计,给出优化的多级抽取滤波器设计结果;并结合基于软件无线电构架的BPSK通信体制,证明数字下变频算法稳定可靠,适用全数字接收机的设计要求.     

TD-LTE多带宽数字下变频设计与FPGA实现

分时长期演进( TD-LTE )系统为了满足各种环境的需要,支持6种不同的带宽和基带速率。为了满足TD-LTE系统多带宽和多速率的要求,设计了一种兼容TD-LTE多带宽和多速率的多带宽数字下变频方案。方案中采用了时分复用技术、抽取滤波的合理搭配和高性能滤波器实现了资源优化和输出信号的高信噪比。此外,对数字混频器和抗混叠滤波器进行改进,设计出了基于坐标旋转数字计算法( CORDIC)的流水线型混频器和高速并行可配置滤波器。软件仿真和硬件测试证明了TD-LTE多带宽数字下变频的正确性,且具有灵活性、高性能和低资源消耗的特点以及较高的工程实用价值。     

高倍抽取率的数字下变频设计

数字下变频(Digital Down Converter,DDC)是将高速数据率的中频数字信号下变至低速数据率的中频信号的一门技术,其在卫星通信,移动通信、雷达探测以及广播通信等领域有着极其广泛的应用。本文针对高倍抽取率的数字下变频技术进行研究,提出基于数字混频器、积分梳状(Cascaded Integrator Comb,CIC)滤波器、半带(Half Band,HB)滤波器以及有限长冲激响应(Finite Impulse Response,FIR)补偿滤波器等进行级联实现的640倍抽取率的数字下变频方案。本文提出的方案已经过仿真和硬件验证,具有一定的有效性和可靠性,具有一定的工程实践价值。本文将运用MATLAB、Xilinx ISE和Modelsim SE联合仿真对抽取率达640倍的数字下变频方案进行论述说明。     

基于FPGA的磁共振接收机数字下变频设计

介绍了变带宽数字下变频(Reconfigurable Digital Down Conversion,RDDC)的原理,针对磁共振成像接收机数字下变频的特点,提出了一种抽取率可在线编程的数字下变频器设计方法。对主要功能单元(变级数CIC滤波器、串并混合式FIR滤波器)的设计与FPGA实现进行了具体分析,同时针对ALTERA公司的5CGXFC9器件与1. 5T磁共振成像系统数字下变频需求,利用Verilog语言设计了输出量化位数为16bit、抽取率为180～11520的RDDC实例,基于ModelSim与MATLAB进行了功能仿真。通过仿真结果分析可知,该实例在给定器件资源约束下,实现了100MHz采样率、2kHz～200kHz带宽信号的RDDC功能,在单片FPGA内完成了对不同带宽信号的数字正交检波与抽取滤波操作,为磁共振成像接收系统提供了一种高通用性与高灵活性的变带宽DDC解决方案。     

基于DSP Builder的数字下变频技术

数字下变频(DDC)是软件无线电的核心技术之一,其通过下变频和抽取可将高频数据流信号变成易于后端数字信号处理器(DSP)实时处理的低频低数据流信号。文中讨论数字下变频技术的实现原理,从基于FPGA技术的DSP应用出发,基于DSP Builder软件进行了数字下变频技术研究。并通过对自定义数字信号进行正交混频下变频和两级(CIC滤波器、FIR滤波器)抽取实验,证明了此技术的简单高效和较高实用价值。     

基于ISL5416的GPS/BD-2接收机DDC设计与实现

数字下变频(DDC)是软件无线电中的关键技术之一.通过DDC处理,大数据流中频信号变为低数据率的基带信号,以便于后续信号处理.以多通道GPS/BD-2阵列接收机项目为背景,提出了一种基于DDC ISL5416的数字下变频设计该系统采用方案8片ISL5416可同时实现多达32路的DDC处理.详细论述了利用ISL5416从宽带数字中频信号中提取窄带数字信号的高性能抽取滤波器的设计方法和要点.为解决软件无线电在实现中出现的硬件瓶颈提供了解决方案.     

一种基于FPGA的数字下变频算法设计

数字下变频是射频拉远单元(RRU)中重要组成部分.研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器、级联补偿滤波器、级联根升余弦滤波器的多级抽样频率算法.提出了一种数字下变频的FPGA实现方案,实现了高速、高性能的数字下变频.     

RC多相滤波器对镜像抑制性能影响分析

本文介绍用RC多相滤波器实现镜像抑制的原理，推导出电阻电容误差对镜像抑制影响的数学表达式，通过仿真验证表明，计算值与仿真值较为接近，并应用RC多相滤波器来实现高镜像抑制的下变频混频器。本文设计的下变频混频器采用Chartered 0．25μm CMOS工艺，输入RF信号1．22GHz，在输出中频(IF)信号36／44MHz的情况下，能获得49dB的镜像抑制。     

高效实现DDC的多类滤波器级联技术

对软件无线电接收机中数字下变频理论进行深入分析,提出了一种基于多类滤波器级联技术的DDC实现方案。采用疏状滤波器、半带滤波器和整形FIR滤波器级联实现数字下变频的抽取滤波,有效减少了乘法器和加法器需求及滤波器阶数,高效实现了数字下变频,达到了系统的设计要求。最后将该技术与传统的FIR滤波方法进行对比,进一步说明其可行性和优越性。     

一种宽带多模数字抽取滤波器

提出了一种应用于连续时间Σ-Δ ADC的多模数字抽取滤波器。通过采用不同类型滤波器级联结构,合理分配不同级间下采样因子,有效降低了电路复杂度、面积和功耗。通过级间滤波器相互配合,实现了该滤波器的多带宽、多模式功能。基于65 nm CMOS工艺进行后端设计,仿真结果表明,该多模抽取滤波器的工作带宽为20~50 MHz,当工作带宽为20 MHz和50 MHz时,有效位数分别为10.64位和10.48位。     

基于ΣΔ调制的Tetra基带前端设计

抗混叠滤波和模数转换器性能严重影响到后续接收机的数字处理。高分辨率A/D转换虽然可改善信号/量化噪声比,但也要求抗混叠滤波器有更低阻带衰减,致使其实现复杂、成本增加。在Tetra系统基带设计中,采用过采样ΣΔ调制可平衡高比特A/D转换与简单抗混叠滤波两者矛盾的要求。在分析ΣΔ调制的噪声整形基础上,针对Tetra系统要求,完成过采样3阶ΣΔ调制器及1/16降速抽取滤波器设计,MATLAB仿真验证了设计的正确和有效性,给出了相关的设计结果。     

一种Σ-Δ A/D转换器抽取滤波器的设计

设计了一种Σ-ΔA/D转换器中的数字抽取滤波器。该滤波器应用于音频范围,采用多级多采样率的结构,由梳状滤波器、补偿滤波器以及两个半带滤波器组成。滤波器系数用标准符号编码实现,减少了乘法单元的使用。采用Simulink模拟过采样128倍的4位调制器输出;用Verilog编写用于测试的滤波器代码。在Matlab中分析滤波器输出码流,得到的信噪比为101 dB,能够满足高端音频A/D转换器的要求。     

A 10.7-MHz IF-to-baseband ΣΔ A/D conversion system forAM/FM radio receivers

ΣΔ modulation with integrated quadrature mixing is used for analog-to-digital (A/D) conversion-of a 10.7-MHz IF input signal in an AM/FM radio receiver. After near-zero IF mixing to a 165 kHz offset frequency, the I and Q signals are digitized by two fifth-order, 32 times oversampling continuous-time ΣΔ modulators. A prototype IC includes digital filters for decimation and the shift of the near-zero-IF to dc. The baseband output signal has maximum carrier-to-noise ratios of 94 dB in 9 kHz (AM) and 79 dB in 200 kHz (FM), with 97 and 82 dB dynamic range, respectively. The IM3 distance is 84 dB at full-scale A/D converter input signal. Including downconversion and decimation filtering, the IF A/D conversion system occupies 1.3 mm² in 0.25-μm standard digital CMOS. The ΣΔ modulators consume 8 mW from a 2.5-V supply voltage, and the digital filters consume 11 mW     

A 100 MHz A/D interface for PRML magnetic disk read channels

An analog-to-digital interface IC suitable for PRML read channels with a 100 MHz output rate has been designed and fabricated in a 1.2 μm CMOS technology. The prototype IC contains a low-pass filter, symbol-rate equalizer, analog-to-digital converter, and generates all required clocks from a single external reference clock. The filters are implemented using a switched-capacitor parallel filter architecture used to implement a 3:1 decimation filter and a 3-tap programmable equalizer     

一种应用于LTE协议的高速ΣΔADC的降采样滤波器

设计了一种应用于LTE协议的20 MHz带宽、12-bit精度ΣΔ模数转换器中的降采样低通数字滤波器,该滤波器采用一级梳状滤波器与两级半带滤波器级联的结构。基于低功耗设计考虑,降采样滤波器采用多相分解、CSD编码等技术,并对片内时钟偏差、串扰等进行优化以提高芯片的产率和可靠性。该设计在SMIC 00.13μm 1P8M标准CMOS工艺流片,测试结果表明芯片工作在11.2 V电源电压和500 MHz时钟频率时,在20 MHz的信号带宽内,带本滤波器的ΣΔADC的峰值SNDR和SNR分别为64.16 dB和64.71 dB,滤波器的功耗为4.8 mW。     

Reconfigurable radio receiver with fractional sample rate converter and multi-rate ADC based on LO-derived sampling clock

A composite radio receiver back-end and digital front-end, made up of a delta-sigma analogue-to-digital converter (ADC) with a high-speed low-noise sampling clock generator, and a fractional sample rate converter (FSRC), is proposed and designed for a multi-mode reconfigurable radio. The proposed radio receiver architecture contributes to saving the chip area and thus lowering the design cost. To enable inter-radio access technology handover and ultimately software-defined radio reception, a reconfigurable radio receiver consisting of a multi-rate ADC with its sampling clock derived from a local oscillator, followed by a rate-adjustable FSRC for decimation, is designed. Clock phase noise and timing jitter are examined to support the effectiveness of the proposed radio receiver. A FSRC is modelled and simulated with a cubic polynomial interpolator based on Lagrange method, and its spectral-domain view is examined in order to verify its effect on aliasing, nonlinearity and signal-to-noise ratio, giving insight into the design of the decimation chain. The sampling clock path and the radio receiver back-end data path are designed in a 90-nm CMOS process technology with 1.2V supply.     

基于FPGA的高阶FIR抽取滤波器有效实现结构

针对高阶FIR抽取滤波器直接型结构和多相滤波结构中存在乘法器资源使用较多,导致实际系统实现困难的问题,提出了一种适合FPGA实现的高效多相结构。该结构采用分时复用技术,通过提高FPGA工作时钟频率,对降采样后的滤波路数和每一路FIR滤波器中乘积和操作均复用一个乘法器,从而大幅节约了FPGA中乘法器资源的使用。结果表明,针对4 096阶滤波器和降采样率为512的实际抽取滤波器系统,只需要8个乘法器,且在Xilinx公司Virtex IV芯片上能稳定工作在204.8 MHz的时钟频率上。     

DVB-T中多速率DDC的设计与FPGA实现

针对DVB-T标准ETSI EN 300 744 V1.5.1,设计了可用于DVB-T接收整机的多速率DDC模块,并在FPGA中仿真实现.在复用数字振荡混频模块的基础上,根据输入信号的不同带宽(6M/8MHz)选择不同的抽取滤波器组完成抽取因子为3或4的多速率处理任务,利用两级半带滤波器(HBF)级联完成4倍抽取滤波,单级奈奎斯特滤波器完成3倍抽取滤波.