一种采用低阈值技术实现的高速采样保持电路

提出了一种采用低阈值技术实现的高速采样保持电路.采样保持电路采用电容翻转式架构,利用栅压自举开关技术提高了采样开关的线性度,通过下极板采样技术减小了电荷注入效应.提出的放大器与传统的套筒式共源共栅极放大器在电路结构上相同.不同点在于,该放大器采用了低阈值设计技术.优势在于,在特定工艺下通过低阈值器件补偿可实现高增益带宽...     

高速采样保持放大器AD781

AD781是Analog Devices公司生产的快速采样保持放大器,它具有采样时间短、下降速度慢、保持误差小、功耗低、功能齐备、体积小等优点,十分适用于高速AD转换器的前端电路。本文介绍了采样保持放大器AD781的性能参数及应用电路。     

一种高速、低失真的采样保持电路

本文设计了一种低非线性，并提出了减小放大器的建高速、低失真的开关电容采样保持电路，它采用了bootstrapped开关来降立时间的方法。结果表明其在40M的采样速度下，可以得到大于70dB的线性。     

一种欠采样应用的高精度低功耗采样/保持电路

设计了一种可用于欠采样情况的高精度、低功耗采样/保持电路。在40 MHz时钟频率下,采样90 MHz输入信号时可达11位以上精度。采用电容翻转结构的采样/保持电路,以消除电容失配的影响;使用栅压自举开关,以提高线性度,实现欠采样输入;并设计了一种高增益、大带宽、低功耗的增益自举套筒式共源共栅(telescopic cascode)运算放大器。电路采用SMIC 0.35μmCMOS工艺实现,电源电压为3.3 V,功耗仅为7.6 mW。     

一种低电压高精度125 MHz采样/保持电路

介绍了一个低电压高精度的高速采样／保持电路。该电路的电源电压为1．8V，在125MHz频率时钟采样时，可达到10位以上的精度；采用栅源电压恒定的栅压自举开关，极大地减小了采样的非线性失真，同时，有效地抑制了输入信号的直流偏移；高性能增益自举的折叠式级联运算放大器减小了有限增益和不完全建立带来的误差。整个电路以0．18μm CMOS工艺库验证，功耗仅为11．2mW。     

一种快速高精度的交流采样同步优化算法

分析了软件常规同步采样算法的误差原因并提出了一种交流采样同步优化算法。该算法在每个采样周期内，动态调整采样间隔，它能有效减小同步误差、提高测量精度。通过算法中采样间隔的补差规律，可以减少运算量，增强系统采样的实时性。     

高速采样A／D转换器

高速采样Ａ／Ｄ转换器是集Ｓ／Ｈ放大器和高速Ａ／Ｄ转换器于一体的高速数据采集子系统，是模拟系统与数字系统接口的关键部件，应用方便、广泛。它既是通用ＩＣ，又是ＡＳＩＣ，是数据转换器的一上重要发展方向。文章主要叙述高速采样Ａ／Ｄ转换器的生产、发展、性能指标、结构、制造技术和应用。     

模拟器件

SMA661AS：低噪声放大器，SHM-50：微型采样保持放大器，CS53L21：模数转换器，串行数字接口[编者按]     

不外接电阻的双输入采样保持放大器

有些应用需要对一组模拟电压的采样．至少有两种传统方法可以满足这种要求。最常见的办法是将一个经典的模拟累加器与一个采样保持放大器级联。经典的模拟累加器是一个运放加上至少三只精密电阻。这些电阻的值应尽可能低．以避免影响累加器的带宽。但这些低值电阻会消耗功率。此外，累加器与采样保持放大器的结构也带来了另一种缺点．     

一种100 MHz采样频率CMOS采样/保持电路

设计了一种高速采样保持电路。该电路采用套筒级联增益自举运算放大器,可在达到高增益高带宽的同时最大程度地减小功耗;优化了采样开关,获得了良好的线性度,减少了输出误差;电路的采样频率达到100 MHz。采用Charter半导体公司的0.35μm标准CMOS工艺库,对整体电路和分块电路进行了性能分析和仿真。     

一种CMOS高速采样/保持放大器

文章分析了采样／保持电路的基本原理，设计了一种CMOS高速采样／保持放大器，采样频率可达到50MHz，并用TSMC的0．35μm标准CMOS工艺库模拟了整体电路和分块电路的性能。     

一种用于BOOST芯片的电流采样电路

根据BOOST（升压）转换器的特点,利用BiCMOS0．5μm工艺设计了一种新型的电流采样电路,该采样电路结构简单易于集成,而且有很好的线性度,它的采样率不会随着温度和输入电压的改变而改变,实现了高精度的采样。由于该采样电路的输出电压比较低,设计了一个高精度、低跳变电压的比较器。实现对BOOST转换器的精确控制。     

一种10位80 MS/s低功耗采样保持电路的设计

给出了一种基于开关电容(SC)电路的10位80 MHz采样频率低功耗采样保持电路。它是为一个10位80 MS/s流水线结构A/D转换器的前端采样模块设计的。在TSMC 0.25μmCMOS工艺,2.5 V电源电压下,该电路的采样频率为80 MHz;在奈奎斯特频率采样时,无杂散动态范围(SFDR)为75.4 dB,SNDR为71.8 dB,ENOB为11.6,输入信号范围可达160 MHz(两倍采样频率),此时SFDR仍大于70 dB。该电路功耗为16.8 mW。     

数字式工频有效值多用表的研制

数字式工频有效值多用表可以简化用于测量电压有效值、电流有效值、有功功率、无功功率、功率因数、电压基波分量及总谐波有效值等一系列工频参数的设备。文中设计采用MSP430F149为主控制单元,用12位高精度AD采样,前端通过由TLC7528构成的可编程放大器实现小信号放大,提高采样精度。中间加入两路采样保持,实现小误差高速采样。采样点送入MSP430后,采用FFT算法分析工频信号频谱,经过数据处理,获取各参数值。试验证明,文中设计成本低廉,可靠性高,测量结果精度较高,具有广阔的应用和推广前景。     

一个用于12位40-MS/s低功耗流水线ADC的MDAC电路设计

文中设计了一个用于12位40MHz采样率低功耗流水线ADC的MDAC电路.通过对运放的分时复用,使得一个电路模块实现了两级MDAC功能,达到降低整个ADC功耗的目的.通过对MDAC结构的改进,使得该模块可以达到12bit精度的要求.通过优化辅助运放的带宽,使得高增益运放能够快速稳定.本设计在TSMC0.35μmmixsignal3.3V工艺下实现,在40MHz采样频率下,以奈奎斯特采样频率满幅(Vpp=2V)信号输入,其SINAD为73dB,ENOB为11.90bit,SFDR为89dB.整个电路消耗的动态功耗为9mW.     

一种10位100MHz采样/保持电路的设计

描述了一种采用0.35μmBicmos工艺设计的全差分采样/保持电路,该电路采用全差分结构和辅助时钟设计以及在采样/保持电路中增加两个小电容,有效地减小了电荷注入的影响,同时通过时钟提升电路的设计,提高了采样速度.在Cadence的SPECTRE下仿真,结果表明该电路在3.3V电源电压、100MHz的采样频率下能稳定工作.     

高精度的采样保持电路的设计

设计了一个用于SAR结构的模数转换器的采样保持电路,采用5V供电具有14bit的采样精度和4MHz的采样频率。利用两个buffer的缓冲作用,降低了由于运放的输入电容产生的误差;并通过放大器反馈减弱了与输入信号相关的电荷注入的影响。     

血细胞计数采样探测放大器的设计

利用集成电路元件设计了血细胞计数采样探测放大器，消除了许多与现行台式计数器有关的问题。描述了测量电路的特性。     

一种高速BiCMOS采样/保持电路的设计

给出了一种基于BiCMOS OTA的高速采样/保持电路。设计采用0.35μm BiCMOS工艺,利用Cadence Spectre进行仿真。当输入信号为242.1875 MHz正弦波,采样速率为500 MSPS时,该采样/保持电路的SFDR达到59 dB,各项指标均能达到8位精度。在3.3 V电源电压下的功耗为26 mW。该采样/保持电路已应用到高速8位A/D转换器的研制中,取得了很好的效果。     

一种采用双采样技术的高性能采样保持电路

介绍了一种高性能的采样保持电路。他采用双采样结构,使得在同样性能的运算放大器条件下,采样速率成倍提高,降低对运放的要求;使用补偿技术的两级运算放大器有较高增益和输出摆幅;采用栅压自举电路,消除开关导通电阻的非线性,减小电荷注入效应和时钟溃通。在SMIC 0.25μm标准工艺库下仿真,该采样保持电路可试用于高速高精度流水线ADC。