基于解耦De-skew PLL的处理器低功耗同步间歇时钟系统设计

随着高性能处理器集成度、面积以及工作频率的不断增加,时钟动态功耗呈指数级增加,时钟分布不均导致跨时钟域的同步开销显著增大,这些问题逐渐成为制约处理器能效提升的瓶颈.通常处理器核的功耗占多核处理器整体功耗超过70%,而时钟功耗是处理器核功耗的主要组成部分.数字方式的系统动态调频DFS(Dynamic Frequency Scaling)降频的方法需要触发时钟中断例外重新配置时钟生成模块锁相环的相关寄存器,由此带来系统超过毫秒级等待时间开销;而模拟方式连续自适应调节AFS (Adaptive Frequency Scaling)频率变化过程中存在频率过冲响应会增加物理时序设计压力.与此同时功耗的调节降低要以高性能为前提.片上时钟分布长延时随PVT(Process Voltage Temperature)变化产生的不确定时钟相位偏差,为此物理设计增加时序冗余补偿会直接影响到处理器性能.本文提出了新的基于解耦去偏斜锁相环De-skew PLL(De-skew Phase Locked Loop)的同步间歇时钟系统,采用12 nm CMOS工艺实现了去偏斜锁相环的设计,并对整个系统进行了时序性能...     

一种高速延时无关同异步转换接口电路

针对传统片上系统设计同步时钟引起的功耗大、IP核可重用性差等缺点,提出一种可用于多核片上系统和片上网络的快速延时无关同异步转换接口电路.接口由采用门限门的环形FIFO实现,移除了同步时钟,实现了数据从同步时钟模块到异步模块的高速传输,支持多种数据传输协议并保证数据在传输中延时无关.基于0.18μm标准CMOS工艺的Spice模型,对3级环形FIFO所构成的传输接口电路进行了仿真,传输接口的延时为613ps,每响应一个传输请求的平均能耗为3.05pJ?req,可满足多核片上系统和片上网络芯片速度高、功耗低、鲁棒性强和重用性好的设计要求.     

面向TSN的同步网络模型及应用

为建立一套基于CPU+FPGA架构的完善自主化TSN方案,提出面向TSN的同步网络模型SyncNet.以全网高精度时钟同步为基础,结合网络设备的确定性转发机制以及全局流量调度规划软硬件协同保障TSN的确定性传输.基于SyncNet网络模型在可编程网络设备上构建一套TSN原型系统,并对该原型系统进行测试验证,实验结果表明,该网络原型可以有效保障混合流量模式下时间敏感流量的传输时延确定性.     

一款0.16 mm2基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm²,对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。     

高速环形FIFO的设计

针对全局异步局部同步系统中不同时钟域间的通信问题,提出一种可用于多核片上系统的环形FIFO.采用独特的运行协议和串并结合的数据传输方式以及保证通信质量的双轨编码方法,设计了一种新颖的FIFO体系结构,使其可支持不同宽度数据的发送和接收,保证数据的完整高速传输.在0.18μm标准CMOS工艺下,FIFO的传输延时为681...     

一种用于传感器网络的全局时钟模型

由于传感器节点的硬件条件限制,时钟模型的选择极大程度上影响着同步协议的最终性能.根据硬件系统特点,提出一种性能优越且易于实现的全局时钟模型.该模型依据同步协议所提供的全局时钟偏差估计值自行对全局时钟进行校准及频偏补偿,同时还提供了基于全局时钟及本地时钟的软件定时器.实际系统测试结果表明,基于本全局时钟模型的TDFS同步协议取得了更加出色的同步性能,其中补偿后的频偏仅为±0.05ppm且时钟误差的标准差低于0.53微秒.     

多时钟域处理器架构的性能和功耗分析

研究一种新的多时钟域的处理器架构,它把处理器分成几个工作在不同时钟下的时钟域,每个域有自己独立的工作电压和时钟频率,可以大大缓解高速处理器设计中最棘手的全局时钟分布问题,并且每个域的工作电压和工作频率可以根据应用的实际需求动态地调整,可以平均节省约20％的功耗。此外分析了全局异步局部同步时钟方案的结构及电压和工作频率调整的算法,并给出用SimpleScalar和Wattch仿真工具得到的仿真结果。     

类脑处理器异步片上网络架构

类脑处理器较深度学习处理器具有能效优势.类脑处理器的片上互连一般采用具有可扩展性高、吞吐量高和通用性高等特点的片上网络.为了解决采用同步片上网络面临的全局时钟树时序难以收敛的问题以及采用异步片上网络面临的链路延迟匹配、缺乏电子设计自动化工具实现和验证的问题，提出了一种异步片上网络架构——NosralC，用于构建全局异步局部同步（global asynchronous local synchronous,GALS）的多核类脑处理器. NosralC采用异步链路和同步路由器实现.实验表明，NosralC较同步基线，在4个类脑应用数据集下展现出37.5%～38.9%的功耗降低、5.5%～8.0%的平均延迟降低和36.7%～47.6%的能效提升，同时增加不多于6%的额外资源以及带来较小的性能开销（吞吐量降低0.8%～2.4%）. NosralC在现场可编程门阵列（FPGA）上得到了验证，证明了该架构的可实现性.     

MPEG的同步机制及其时序时钟恢复

本文介绍了基于时间戳的MPEG同步机制及其时序时钟的恢复方法，着重介绍了锁相环同步的时序时钟恢复方法，并提出了建立全局时钟的设想。     

MPEG的同步机制及其时序时钟恢复

本文介绍了基于时间戳的MPEG同步机制及其时序时钟的恢复方法,着重介绍了锁相环同步的时序时钟恢复方法,并提出了建立全局时钟的设想。