AES算法优化及其在ARM上的实现

为了提高高级加密标准（AES）算法在ARM上的执行效率,针对明文长度和密钥长度均为128位的AES算法,提出了一种在ARM上高效运行并且占用较少ROM空间的实现方案。S盒采用即时计算的方法生成,将列混合和逆列混合修改为针对32位字的操作,密钥扩展采用即时密钥扩展。在S3C2440处理器上实现的实验结果表明,AES算法的优化方案可以在ARM处理器上高效运行并占用了较少的ROM空间。该方案可以应用于存储空间较小的嵌入式系统中。     

基于ARM920T的AES算法实现方案

为了提高高级加密标准(AES)算法在ARM上执行的效率,提出AES算法在ARM处理器上的高效实现方案,并在ARM920T处理器上得以实现。密钥扩展采用一次性生成方式。在算法实现上,将字节替换和列混合定义成T表进行存储,可以提高运行速度。采用C语言编程,在ARM Develop v1.2平台上进行了仿真及调试。对算法的不同实现方式所占的存储空间和运算速度进行了比较,并给出了不同密钥长度算法的各种性能指标。实验表明,算法执行速度得到了明显提高。     

AES算法在ARM核嵌入式系统上的优化实现

通过深入分析AES算法,提出一种一次性生成密钥扩展的高效AES算法实现方案。利用一个事先定义的T表存储列混合和字节替换,使MixColumns变成简单的查表而不是域乘。在S3C2440处理器上实现的实验结果表明,该方案提高了算法的运行速度,并可抵抗线形密码分析的攻击。     

简易版AES算法设计及教学实践

S-高级加密标准（Advanced Encryption Standard,AES）算法基于AES算法,重新定义了列混合变换中的二阶可逆矩阵,并描述行移位运算,设置密钥扩展运算参数。同时,S-AES算法完全保留了AES算法的基本运算和整体结构,通过压缩明文分组和初始密钥长度,采用减少轮函数执行次数的方式,减少了算法运算量,便于学生通过数据验证深刻理解AES算法的设计方法和思想。     

资源共享的并行AES加密/解密算法及其实现

随着密码分析技术的提高,原有的数据加密标准(DES)已经不能满足应用的要求.高级加密标准(AES)成为新一代的数据加密标准,取代了使用20多年的DES.目前的AES算法实现中普遍存在资源消耗大或者吞吐率低以及加密和解密分别实现的不足.为在资源消耗和吞吐率之问取得折衷,以资源共享和并行的方式同时实现AES加密和解密算法,分析AES算法中各个变换以及128位密钥扩展的性质和特点,选择复合域优化字节置换变换.推导结构简化列字节混合变换,提出128位加密/等效解密密钥扩展方案,同时实现了资源共享的并行AES加密和解密算法.通过在FTGA上的验证和与相关文献的比较,表明该方案以较少的资源获得了较高的吞吐率.     

AES算法在DSP中的实现及优化

介绍了AES算法产生的背景以及算法流程,讲述了该算法在TMS320C54X芯片中实现时的优化问题,并且将其与DES算法在效率、安全性等方面作了简单的比较。     

基于小型FPGA的快速AES算法研究

AES算法在实时数据加密中的应用对其处理速度及在FPGA中实现的功耗和成本提出较高要求。针对上述情况,介绍一种基于小型FPGA的快速AES算法的改进方法,通过微处理器完成AES算法中的密钥扩展运算,同时采用共享技术实现加密和解密模块共享同一密钥。实验结果表明,该方法可有效提高处理速度,节省FPGA资源,降低芯片功耗。     

高级加密标准AES及其实现技巧

文章介绍了美国联邦信息处理标准（FIPS）草案－高级加密标准AES（Advanced Encryption Standard),用ANSI C高效实现了此算法,并给出了其执行性能。     

AES算法及其在DSP中优化实现

AES（高级加密标准）是为了取代旧的DES（数据加密标准）而制定的,它具有更高的安全性能。本文简要阐述了AES算法,并为适应信息安全领域中音视频高速数据流所需的实时、现场和透明加密的要求,探讨了AES算法的优化问题。最后,本文给出了优化AES在DSP中的具体实现。     

AES算法的可配置硬件结构设计与实现

在分析AES算法的基础上,介绍了该算法各模块的设计实现方法,并将加解密运算结构设计为1个统一的结构。通过对密钥生成算法的分析,将3种密钥长度的密钥生成算法进行了可配置设计,使该设计能够实现加解密功能。该设计通过了FPGA仿真验证,与传统设计方案相比大大减小了硬件资源的消耗。     

超混沌系统和AES结合的图像加密算法

针对传统AES（高级加密标准）加密算法存在密钥空间小、固定不变等缺点,提出了一个新的超混沌系统和AES结合的图像加密算法。该算法首先利用超混沌Qi系统产生超混沌序列,截取混沌序列作为AES加密算法的目标密钥,且截取过程中引入了明文图像像素的平均值作为参数,以适应明文图像的变化。然后,将目标密钥代入AES加密算法进行两轮循环加密,且每轮加密过程中的S盒和轮密钥由混沌序列产生,增强了密钥的随机性。仿真实验结果表明,该算法能够很好地结合两者的优点,达到很好的加密效果。     

基于硬件的AES算法

分析AES算法原理,构建基于FPGA的硬件实现框架,描述数据加解密单元和密钥扩展单元的工作机制和硬件结构,引入核心运算模块复用的设计思想,在不影响系统效率的前提下降低芯片资源的使用率,并对该系统结构进行了芯片级的验证。实验结果表明,在38 MHz工作频率下,该系统的处理速度为405 Mb/s。     

AES算法的SIMD指令集扩展方法与实现

基于MIPS32 4k系列的处理器架构,提出一种AES算法的SIMD指令集扩展方法,利用处理器流水线对齐级和AES数据访问单元,实现64 bit数据位宽的并行处理操作。对不同实现方式的性能进行比较,结果表明,该方法的加解密运算性能有较大提高,硬件代价相对较小,且具有编程灵活性。     

全通用AES加密算法的FPGA实现

针对高级加密标准（Advanced Encryption Standard,AES）算法需要兼容不同工作模式以及不同密钥长度的加密需求,提出全通用AES加密算法。该算法通过设计可调节密钥扩展模块和模式选择模块,实现128/192/256位宽的加密,支持ECB/CBC/CFB/OFB/CTR 5种工作模式。基于Xilinx公司的XC7VX690T FPGA综合仿真,资源消耗为1 947 Slices,最高工作频率为348.191 MHz。     

Hopfield神经网络和AES结合的超混沌图像加密算法

针对近几年人工神经网络在图像加密领域的应用进行了研究,提出了一种新的四维Hopfield神经网络和AES（高级加密标准）加密算法相结合的超混沌图像加密算法。该方法首先定义了四个数和提取一个明文像素值的平均值作为密钥,通过Hopfield神经网络生成的超混沌序列作为AES加密算法的目标密钥;然后,将明文与目标密钥进行异或处理;最后,将目标密钥代入算法进行三重AES加密算法进行加密得到密文。通过仿真实验表明,该算法能够很好地结合两种算法的优点,达到非常好的加密效果。     

基于CUDA的AES并行算法优化

为提升高级加密标准(AES)的加密性能,利用显卡的通用计算能力,在统一计算设备架构(CUDA)平台上实现AES的128位、192位和256位3个版本的GPU并行算法,并提出优化的AES并行算法。在考虑块内线程数量、共享存储器容量和总块数的基础上,根据分块最优值的经验数据指导AES算法在GPU上的最优分块。实验结果表明,与未优化的AES并行算法相比,该算法的3个版本在Nvidia Geforce G210显卡上的加密速度分别提高5.28%,14.55%和12.53%,而在Nvidia Geforce GTX460显卡上的加密速度分别提高12.48%,15.40%和15.84%,且能更好地对SSL数据进行加密。     

基于嵌入式CPU的加解密子系统

针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。