应用于时频分析的低功耗短时傅里叶变换处理器(英文)

提出了一个应用于时频分析的短时傅里叶变换处理器。为了克服已有的离散短时傅里叶变换算法和结构的缺点,给出了一种基于快速傅里叶变换阵列的新结构。根据实际需要提出了一种新的高频域分辨率的SDF(Single-path De-lay Feedback)结构FFT单元,和传统的SDF结构FFT单元相比,反馈FIFO的深度和蝶形单元的数量都有所降低。再加上开发窗函数的对称性和适当合并硬件资源,与原始设计相比处理器的功耗降低了20%。使用中芯国际0.18微米工艺实现之后,系统工作时钟可以达到200MHz,即该处理器可以满足同样频率的采样信号的实时时频分析需求。     

应用于时频分析的低功耗短时傅里叶变换处理器

提出了一个应用于时频分析的短时傅里叶变换处理器.为了克服已有的离散短时傅里叶变换算法和结构的缺点,给出了一种基于快速傅里叶变换阵列的新结构.根据实际需要提出了一种新的高频域分辨率的SDF(Single-path Delay Feedback)结构FFT单元,和传统的SDF结构FFT单元相比,反馈FIFO的深度和蝶形单元的数量都有所降低.再加上开发窗函数的对称性和适当合并硬件资源,与原始设计相比处理器的功耗降低了20%.使用中芯国际0.18微米工艺实现之后,系统工作时钟可以达到200MHz,即该处理器可以满足同样频率的采样信号的实时时频分析需求.     

高性能并行FFT处理器的设计与实现

提出一种高性能并行快速傅里叶变换(FFT)处理器的设计方案,采用4个蝶形单元进行并行处理,利用改进的无冲突操作数地址映射方式,保证每个周期同时读取和写入16个数据。给出该处理器的FPGA实现,性能评测结果表明,与其他FFT处理器相比,该并行FFT处理器的性能较优,能满足实际应用需求。     

高效可配置FFT处理器的VLSI设计及其应用

针对正交频分复用通信系统中的快速傅里叶变换(FFT)处理器的硬件实现,提出一种高效可配置的VLSI结构. 在基于存储器的FFT架构基础上,采用一种双路并行处理的数据通路和一种有效的控制方案,节省了硬件面积并提高了系统运算的效率. 此外,对FFT的蝶形运算单元进行了优化,使其能处理多种运算模式.基于该结构的FFT处理器已应用于DVB-T/H系统中,并在SMIC 0.18 μm工艺下进行了逻辑综合、Layout以及功耗分析,等效逻辑门数为56 k,在20 MHz工作频率下功耗约为33.5 mW.与FFT结构相比,该结构有效地减少了硬件面积和功耗.     

高性能基4快速傅里叶变换处理器的设计

研究并设计高性能基4快速傅里叶变换(FFT)处理器。采用基4算法、流水线结构的蝶形运算单元,提高了处理速度,使芯片能在更高的时钟频率上工作。运用溢出检测状态机对每个蝶形运算单元输出的数据进行块浮点检查,确保对溢出情况进行正确判断。验证与性能评估结果表明,该FFT处理器具有较高性能。     

基于扩展寄存器与片上网络的运算阵列设计

为提高多核处理器性能,在传统硬件加速部件的基础上,提出一种新型的运算阵列设计方案.将运算阵列与多核处理器的通信端口映射在扩展寄存器地址空间上,实现阵列与多核处理器的紧密耦合.通过片上网络连接各个运算单元,实现运算阵列的灵活配置和高度共享.在实验系统上实现1 024点快速傅里叶变换和H.264解码器,结果表明,与纯软件实现相比,该方案能使处理器性能和功耗都有所改善.     

基于OpenMP的SAR距离多普勒成像算法的研究与实现

阐述OpenMP的特点与使用方法,分析合成孔径雷达距离多普勒成像算法,得到该算法中适合利用OpenMP并行处理的部分:傅里叶变换和逆傅里叶变换,并将OpenMP应用到傅里叶变换和逆傅里叶变换中。将原雷达距离多普勒成像算法,设计成可并行化执行的程序。采用pragma omp for和pragma omp section两种并行设计方法,通过创建多个线程,缩短程序执行时间。实验证明,采用双核处理器并行化的雷达成像算法,图像生成时间缩短到原来时间的67%左右,可有效地提高处理效率,充分挖掘处理器的处理能力。     

基于SFFT的宽带信号互谱法测向算法

在无线电频谱监测中,随着数据采集能力和采样频率的不断提高,对算法的时效性提出了更高要求。对于宽带信号测向系统,提出基于稀疏快速傅里叶变换的互谱法相位测量算法,该算法利用信号频域的稀疏特性,通过频谱重排、滤波、降采样和估值,能快速计算出频谱中K（信号稀疏度）个拥有最大值的傅里叶系数。利用这K个大值点计算平均时延,在保证与传统快速傅里叶变换有相同精度的同时,降低算法的时间复杂度。分析表明,该算法的时间复杂度与信号稀疏度K呈亚线性关系。该方法提高了算法效率。仿真分析对比了基于稀疏快速傅里叶变换的互谱法和基于快速傅里叶变换的互谱法的误差,表明了该算法的有效性。     

基-2 FFT处理器的FPGA实现

针对当前数字信号处理领域对快速傅里叶变换应用的广泛需求,在对算法原理分析的基础上,给出了8点基-2按时间抽选FFT处理器的实现方案;并综合Xilinx xc3s1500系列芯片,通过Modelsim SE 6.0对程序进行仿真.实验结果表明,该处理器功能实现正确,并且具有较高的运算速度和精度.     

一种基于FPGA的直扩系统快速捕获算法

本文提出一种基于FPGA的频域相关的捕获算法。该算法利用快速傅里叶变换(FFT)实现伪码的快速相关,同时利用离散傅里叶变换频移定理,补偿多普勒频偏,实现大多普勒频偏下的快速捕获。仿真以FPGA实现测试表明,该算法在模拟快速移动载体通信环境下,捕获时间小于40ms,漏警概率小于3×10-3,虚警概率小于3×10-6。     

多核计算机上的快速傅里叶变换并行算法

针对现有多核结构上快速傅里叶变换(FFT)并行算法没有利用多级缓存和线程级并行等多核特性问题,通过运用多核多级存储特性合理划分数据,采取子序列FFT计算和多线程并行逐对计算FFT相结合的方法,给出一个N点、一维、有序和基数为2的多核多线程并行计算FFT非递归算法。理论分析和实验结果表明,该算法实用、高效,能获得较好的加速比和可扩展性。     

改进的多路基-24 FFT处理器设计

给出一种改进的基-24频域抽取FFT算法,基于该算法和SDF结构,提出改进的多路基-24 FFT处理器结构,通过复用常复系数乘法器,减少硬件消耗并维持吞吐率不变。基于改进结构设计2路256点FFT处理器,在SMIC 0.13 μm工艺下综合、布局和布线后的版图核心面积为1.12 mm2,最高工作频率为100 MHz。     

MIMO-OFDM的FFT/IFFT处理器

面向多输入多输出(MIMO)正交频分复用(OFDM)系统,设计一种可配置的FFT/IFFT运算处理器。给出多通路流水线FFT/IFFT处理器架构,通过一个输入数据重排模块,实现来自4条信道的多通路数据同时计算,支持不同数据率的FFT/IFFT运算。性能分析表明,在SMIC 0.13 μm工艺下,该处理器的最高时钟频率可达125 MHz,面积达到1.800×1.500 μm2。     

一种非对称多核SDR的任务调度和分配算法

针对软件无线电(SDR)应用同步数据流的特点,提出一种非对称多核SDR的任务调度和分配算法。该算法综合考虑任务之间的通信时间和任务固定流水,保证任务调度和分配的通用性和并行性。利用整数线性规划(ILP)方法对任务调度和分配进行建模,采用任务拆分方法优化调度和分配的结果,进一步提高任务调度和分配的执行效率。在目标SDR平台上实现IEEE 802.11a频偏估计处理的任务调度和分配,实验结果表明,该算法能提高5.97%的软件无线电平台吞吐量和3.03%的处理器核平均利用率,并减少34.31%的处理器核最长空闲等待时间。     

双模系统信道估计FFT处理器的硬件实现

针对GSM/TD-SCDMA双模系统的信道估计问题,设计一个32/128点可配置的FFT/IFFT处理器。采用一种新的4路MRMDF结构同时处理4路信号,并支持4路多输入多输出系统。仿真结果表明,该处理器能以较少的硬件消耗使数据吞吐率提高4倍,在110 MHz的时钟下,功耗仅为46.8 mW。     

用NS2评估片上网络体系结构的性能

随着SoC复杂度的不断提高,总线互连结构面临着越来越严峻的挑战,因此,以网络互连为特点的NoC应运而生。分析了影响NoC性能的几项重要指标,并用网络仿真软件NS2对几种常用拓扑结构的几项性能参数进行了评估,得出了在进行NoC设计时的指导性结论：结合具体的设计,对传输延迟、吞吐量、面积、功耗和可重用性等性能参数进行折衷考虑后选取合适的体系结构。     

基于多FPGA的NoC多核处理器验证平台设计

为了能够灵活地验证和实现自主设计的基于NoC的多核处理器,缩短NoC多核处理器的设计周期,提出了设计集成4片Virtex-6-550T FPGA的NoC多核处理器原型芯片设计/验证平台.分析和评估了NoC多核处理器的规模以及对FPGA硬件资源的需求,在此基础上给出了集成4片FPGA的开发板详细设计方案,并对各主要模块如互联架构、电源、板级时钟分布、接口技术、存储资源等关键设计要点进行阐述.描述了开发板各个主要模块的测试过程和结果,表明了该设计的可行性.     

基于异构感知静态调度与动态迁移的异构多核调度机制

异构多核处理器体系结构可以有效减少功效开销,是处理器发展的趋势,负载不平衡问题会造成处理器执行的不稳定。提出一种基于异构感知的静态调度和动态线程迁移相结合的异构多核调度机制,解决了不同核之间的负载平衡问题,提高了吞吐量。仿真实验通过将此调度机制与静态调度策略（SS）比较,表明该机制提高了异构多核处理器的性能并保证了执行过程的稳定性。     

基于多核平台的RS译码器

提出一种基于多核平台的Reed-Solomon(RS)译码器。为提高译码器的数据吞吐率,分析?RS译码算法的特点,在多核层次上进行任务划分,并在SIMD单核层次上进行数据并行处理,以减少存储器访问次数,最小化核间通信,通过多核平台实现RS(255, 239, 8)。实验结果表明,当码率最差时,该译码器的吞吐率仍可达到4.35 Gb/s。