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基于RS码与Turbo码的纠错码特性研究 总被引:1,自引:1,他引:0
对两种重要实用的纠错码:RS和Turbo码从其特点、纠错能力、码率、编码复杂度、译码复杂度等方面做比较研究,以加深对这两种纠错码特性的认识,利于进一步研究和应用他们。指出RS码是最优线性分组码,实现电路简单,RS码的缺点是:延时较大,要求精确的帧同步,当信道条件比较差时,性能变差;Turbo码一般利用递推系统卷积码,通过交织器并联而成,他具有的优点是:延时短,译码算法能充分利用软判决,纠突发错误性能好,即使在信道条件较差时,仍有较好的纠错能力,Turbo码具有广阔的应用前景;Turbo码的编译码运算比RS码复杂,实现电路复杂,码率低。 相似文献
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介绍如何利用MATLAB中的rsenc函数和rsdec函数等来帮助实现RS码的编码和译码程序,以及如何利用MATLAB强大的数值计算能力对RS码的性能测试结果进行数据分析.该方法具有编程简单灵活,计算速度快等特点. 相似文献
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针对战术数据链系统低时延数据传输需求,提出一种适用于数据链系统的信道编码方案—非系统缩短码RS(31,19)。本文从MS多项式的观点讨论了非系统RS码的编码和译码算法,并对缩短RS码的编译码算法进行了研究。最后在FPGAEP3SE110上采用了一种改进的BM算法,成功实现RS(31,19)编译码复杂算法,有效提高了译码速度,简化了数据链系统硬件设计。 相似文献
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协作通信技术是通过一定规则使单天线终端能够共享其他用户的天线,从而达到空间分集的效果,能够有效地减轻通信系统中信道衰落的不良影响.RS码在短码且信息位一定的条件下,其译码复杂度较低,且具有较强的应对突发错误的能力.基于此,提出了一种基于联合译码的缩短RS码的中继编码协作系统方案.该方案通过在源节点设置码长自由的缩短RS... 相似文献
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宋成 《太赫兹科学与电子信息学报》2011,9(2):165-168
遥测信道是一种典型的时变衰落信道,为弥补信道衰落对信息传输质量的影响,通常采用纠错编码的方法比单纯依靠加大系统功率裕量的方法更有意义。根据RS码的相关理论及编译码原理,结合遥测信道的特点,提出了RS码与卷积码级联的编译码方案,最后对该级联码的方案进行了软件仿真和硬件设计。实现结果表明级联码的增益要优于单纯的卷积码2 dB。 相似文献
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里德-索罗门(RS)编码是一类具有很强纠错能力的多进制BCH编码,它不但可以纠正随机错误,也能纠正突发错误。首先介绍了伽罗华域加法器和乘法器的设计,然后详细地阐述了RS(63,45)编译码器各模块的设计原理。对编译码器各模块先用Matlab进行设计,验证设计的正确性,再对译码器模块进行纠错性能测试。时序仿真结果表明,该译码器能实现最大的纠错能力。设计的编译码器能运用到实际的无线通信系统中去。 相似文献
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宽带无线接入系统中长RS编解码的DSP设计与实现 总被引:1,自引:0,他引:1
介绍了宽带无线接入技术——本地无线城域网物理层的差错控制方案,基于伽罗华域乘法的并行计算,对IEEE802.16/a/d标准前向纠错中使用的RS码完成了DSP设计与实现,在TMS320C6416上予以实现,并使用不同的方法从不同角度测试其编译码的正确性。详细介绍了方案的原理和编程中解决的关键问题,给出了关键部分的源代码。最后根据开发板上的实测数据,给出了该方法在波特率为2.075Msym下达到的实时性能。这种方法不但可以用于本系统,还可以用于目前其他RS码实际应用的系统。 相似文献
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该文详细研究了ITU-T J.83B系统中RS(128,122)的工作原理,结合有限域上的乘加运算及常用实现方法,设计了符合此系统的RS编码器结构。采用Verilog语言编写RS编码器的实现代码并在MODELSIM中完成功能仿真,并进行验证。最后用ALTERA公司的FPGA芯片进行了实现,给出结果分析。 相似文献
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Fountain码编译码技术的研究 总被引:2,自引:2,他引:0
通过从Fountain码的其中一种LT码的度数分布入手进行分析,发现LT码易出现停止集.针对LT码的缺点分别将汉明码和RS码作为Fountain码的预编码对其进行了改进并仿真.仿真结果证明预编码可以降低停止集出现的概率.通过对Hamming-Founta in码和RS-Fountain的仿真对比表明RS-Fountain码具有更高的恢复能力. 相似文献
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全数字HDTV在地面电视广播信道的传输体制的研究,是当前国内外关于HDTV制式研究的重点之一。本文将纠正随机错误和突误的RS码应用于HDTV信道传输中,将RS码与交错码相结合来提高信道传输体制的纠错能力。 相似文献
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RS码以强大的纠错能力得到广泛的应用,以往的译码器的硬件实现总是很复杂,资源利用较多,译码周期也较长.文中采用Blahut算法,先用MATLAB进行了软件仿真,并验证了算法的正确性,然后用FPGA实现了RS(31,15)译码器的设计.在硬件设计中优化了原来的电路结构,减少了一个迭代周期,从而一定程度上提高了译码器的译码速度,而FPGA实现复杂度也较低. 相似文献