用VHDL设计CRC发生器和校验器

用VHDL设计了一个在数字传输中常用的校验、纠错模块--循环冗余校验CRC模块,完成数据传输中的差错控制.通过时序仿真波形可看出,当输入12位信息位时,通过CRC发生器和校验器,可得到准确的输出.     

用VHDL设计CRC发生器和校验器

用VHDL设计了一个在数字传输中常用的校验、纠错模块--循环冗余校验CRC模块,完成数据传输中的差错控制.通过时序仿真波形可看出,当输入12位信息位时,通过CRC发生器和校验器,可得到准确的输出.     

基于VHDL的混合差错控制方案

混合纠错是数字通信中用于差错控制的主要方式之一.本文分析了汉明码（Hamming code）与循环冗余校验（CRC）的特点,提出了将CRC码和汉明码结合在一起实现混合纠错的方案,并根据CRC及汉明码的编译码特点及纠错原理,用硬件描述语言VHDL对其功能进行了描述,给出了程序的主要源代码及仿真结果.结果显示,这种混合纠错方式不仅可以纠正1位错码,还能检测出多位错码.     

基于VHDL语言的CRC算法实现

本文介绍了循环冗余检验（CRC）码的编／解码原理,给出了CRC编／解码的VHDL的算法实现,并在MODELSIM下给出仿真结果。     

用VHDL实现网络码调制算法

网格编码调制（Ｔｒｅｌｌｉｓ Ｃｏｄｅｄ Ｍｏｄｕｌａｔｉｏｎ，简称ＴＣＭ）是近几年发展起来的数字传输新技术。它利用集分割原理，将信号通过映射变成卷积码形式，使信号间具有最大的空间距离。与传统的ＰＳＫ、ＱＡＭ等数字调制方法相比，ＴＣＭ提高了传输率，降低了误码率。本文用ＶＨＤＬ语言对９６００ｂｐｓ和１４４０ｂｐｓＴＣＭ算法进行了电路描述，并利用Ｓｙｎｏｐｓｙｓ软件对电路进行了模拟和综合。     

用VHDL实现网格编码调制算法

网格编码调制（ＴｒｅｌｉｓＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ，简称ＴＣＭ）是近几年发展起来的数字传输新技术。它利用集分割原理，将信号通过映射变成卷积码形式，使信号间具有最大的空间距离。与传统的ＰＳＫ、ＱＡＭ等数字调制方法相比，ＴＣＭ提高了传输率，降低了误码率。本文用ＶＨＤＬ语言对９６００ｂｐｓ和１４４００ｂｐｓＴＣＭ算法进行了电路描述，并利用Ｓｙｎｏｐｓｙｓ软件对电路进行了模拟和综合。     

循环冗余校验CRC的软件实现

在数字通信系统中，为保证数据传输的正确性，需要对通信过程进行差错控制。循环冗余校验CRC(Cyclic Redundancy Check)由于编码简单、误判概率低，在通信系统中得到了广泛的应用。为了减少硬件成本，降低硬件设计复杂度，对于那些采用软件方法不至于严重影响CPU响应时间的校验可通过软件实现。采用软件方法实现的前提是实现算法要合理，校验速度要足够快。本文在介绍了并行CRC的原理后，重点讨论了采用并行CRC算法快速通过软件实现CRC-32的具体过程，给出了实现程序，并列出了测试结果。     

用VHDL设计数字电路

ＶＨＤＬ作为一种电路硬件描述语言,目前正在被越来越多的电子技术设计人员所应用。介绍了ＶＨＤＬ的特点及用以设计数字电路的设计流程和描述方法,并通过一个简单的设计实例说明ＶＨＤＬ对同一电路的不同描述方法。     

基于FPGA的CRC编解码器实现

循环冗余校验(CRC)是一种广泛应用于通信领域以提高数据传输可靠性的差错控制方法.介绍了CRC码的原理,分析了CRC编码、解码电路设计思路.利用VHDL语言设计CRC(7,3)编解码器并通过QuartusⅡ仿真平台进行仿真验证,最后下载到FPGA芯片实现了CRC(7,3)编解码电路.仿真及实验结果表明采用此方法实现的CRC编解码器具有速度快、可靠性高及易于大规模集成的优点.     

用VHDL设计高速数字相关器

介绍了通信技术中数字相关器的工作原理,用VHDL设计了十六位高速数字相关器,并给出了仿真波形图,最后用CPLD实现了高速数字相关器。     

基于VHDL语言的CRC信道编解码电路设计与实现

CRC码由于其具有良好的检纠错能力在现代通信中得到了非常广泛的应用.文中讨论了CRC码的原理,详细分析了编码,解码及纠正一个码元错误的设计思路,并用VHDL实现了CRC(15,6)码的编解码电路.     

基于FPGA的CRC编码器的实现

在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法,循环冗余校验CRC（Cyclic Redundancy Check）由于编码简单且有效,是一种最常用的信道编码方法.介绍了CRC编码的原理算法和校验规则,以CRC-4为例,给出了CRC校验码的具体计算过程和使用硬件描述语言VHDL来实现CRC编码的流程图,在程序中实现的是串行移位计算,并以Altera公司开发的EDA工具QuartusⅡ作为编译、仿真平台,选用Cyclone系列中的EP1C6T144C6器件,完成了CRC编码器的FPGA实现,其实现速度可达397 MHz.     

基于VHDL的CRC校验及其在测控通信中的应用

为保证数据传输的正确性,需要对通信过程进行差错控制。循环冗余校验CRC由于编码简单、误判概率低,在测控通信系统中得到了广泛的应用。介绍了循环冗余校验码的基本原理,重点分析了其硬件电路的实现方法,并在此基础上用VHDL语言设计了编码程序,给出了应用于测控通信系统中的仿真结果。     

用VHDL语言实现数字钟设计

介绍了利用VHDL硬件描述语言进行数字钟的设计,具有调节时、分、秒和整点报时功能,并通过数码管驱动电路,动态显示计时结果。采用VHDL语言设计数字电路系统是当今的趋势,是我国在世界市场上生存竞争和发展的需要。     

基于VHDL的智能函数发生器设计

本文介绍基于VHDL语言设计正弦波、方波和三角波的方法，用CPLD实现其功能。此方法结构简单，工作可靠。     

Xmodem协议中CRC算法的FPAG实现

基于解决Xmodem协议中CRC校验的目的,以经典的LFSR硬件电路为基础,采用了按字节并行运算CRC校验码,以及多字节CRC算法的方法。在Quartus II环境下,通过以VHDL语言仿真试验,得出Xmodem协议中CRC校验,以多字节循环并行CRC算法能够满足高速实时性要求的结论。     

EPON的调和子层和CRC-8的VHDL语言程序实现

文中介绍了EPON的调和子层。对调和子层与OSI参考模型的关系进行了简要的介绍，重点讨论了调和子层的工作原理、CRC-8的算法分析、CRC-8的VHDL语言程序实现。     

基于VHDL的FPGA开发

文章介绍了硬件电路描述语言VHDL的特点和描述方法,并应用VHDL介绍了一个设计实例。以FPGA器件为核心的数字系统设计使整个系统显得精简,并能达到所要求的技术指标,具有灵活的现场更改性,还有高速、精确、可靠、抗干扰性强等优点。