总线可重配置的多处理器架构

本文提出了一种全新的总线可重配置的多处理器架构。该架构结合了多核与可重配置处理器的优势，具有并行性高、计算能力强、结构复杂度低并且应用领域广泛灵活的特点。对于该架构的实现，本文提出了VHDL层面的软件模拟。通过简化模型，用多个改进后的VHDL实现的8051核以及可重配置的多路开关进行了软件模拟。     

基于VLIW的并行可配置ECC协处理器结构研究与设计

采用专用指令密码处理器的设计方法,提出了一种基于超长指令字(VLIW)的并行可配置椭圆曲线密码(ECC)协处理器结构.该协处理器结构对点加、倍点并行调度算法进行了映射,功能单元微结构采用了可重构的设计思想.整个ECC协处理器具有高度灵活性与较高运算速度的特点.能支持域宽可伸缩的GF(P)与GF(2m)有限域上的可变参数Weierstrass曲线.实验结果表明,GF(p)域上192 bit的ECC点乘运算只需要0.32ms,比其它同类芯片运算速度提高了1.1～3.5倍.     

可配置m序列并行生成算法研究

针对m序列串行产生方式存在的速率低、序列单一等缺点,在线性反馈移位寄存器的基础上引入了一步状态转移矩阵的概念并分析了它和特征多项式之间的关系,由此提出了一种并行产生m序列、能通过配置本原多项式系数自动改变输出的算法.仿真和实践结果证明,该算法能显著提高m序列的产生速率,而且具有很强的灵活性和通用性.     

并行可配置ECC专用指令协处理器

采用软硬件结合的方法,给出一种基于VLIW的并行可配置椭圆曲线密码体制（ECC）专用指令协处理器架构。该协处理器采用点加、倍点并行调度算法,功能单元微结构采用可重构的思想,具有高度灵活性与较高运算速度,能支持域宽可伸缩的GF（p）与G只2″）有限域上的可变参数Weierstrass曲线,签名认证算法可升级。实验结果表明,GF（p）域上192bit的ECC点乘运算只需0．32ms,比其他同类芯片运算速度提高了116％～350％。     

Win32平台基于通信的多核并行编程方法

随着计算机硬件的发展,多核并行计算在计算机软件及应用领域的出现率也越来越频繁。目前的多核编程模型采用线程级并行模型,现有的多线程并行编程模型主要有线程库、指令模型和任务式模型三种。提出一种与MPI并行编程模型相似的基于通信的方法在Win32平台上来实现并行编程,在此基础上实现MTI并行编程模型。通过若干典型的测试给出使用MTI进行并行编程的执行结果,结果表明MTI是有效、易用的。     

一种可有效并行的RSA算法的研究*

提出了一种改进RSA算法来提升RSA算法的解密性能。该改进算法在Multi-Power RSA算法的基础上通过将解密时的一些计算量转移到加密方的方式来加速RSA算法的解密过程。理论分析和实验结果表明,该改进算法不仅提升了RSA算法的解密性能,且该算法易于并行实现,可使得基于多核平台的RSA密码系统的整体性能得到进一步提升。     

基于通用多核处理器平台的并行基因表达式编程算法

基因表达式编程(Gene Expression Programming, GEP)是一种计算量大且通用性强的新型进化算法,其传统计算形式不能充分利用目前主流的多核处理器。为提高算法效率,提出了基于通用多核处理器平台的并行基因表达式编程算法(Parallel Gene Expression Programming Based on General Multi-core Processor, PGEP-MP)。主要工作包括:O)分析通用多核处理器平台下并行基因表达式编程算法的机理;(2)利用MPI和()pcnMP混合编程模型设计基于通用多核处理器平台的基因表达式编程算法的粗粒度与细粒度相结合的并行模型;(3)提出改进PEEP-MP算法效率的进化策略;(4)通过对函数挖掘和分类的实验证明,PEEP-Ml〕算法提高了函数挖掘和分类的效率,在并行双核处理器数为4的情况下,PEEP-MP的平均并行加速比分别是传统GEP算法的4. 22倍和 4. 06倍。     

一种多核动态可重配置处理器设计

动态可重配置技术因其所具有的高性能，低功耗和高度灵活性等特点，已经成为研究的热点。本文从动态可重配置处理器技术的基本概念，产生背景，实现方案分类等方面进行了介绍。提出了一种多核动态可重配置处理器设计方案。并简述了该技术目前存在的问题，展望了未来的研究方向。     

基于多核平台并行K-Medoids算法研究

分析K-Medoids算法的内在并行性,设计一个适合多核平台的并行算法,并利用OpenMP进行实验。实验结果表明,并行算法对多核环境有很好的适应性,在双核及四核计算机上均获得了较好的加速比与运行效率。     

基于多核感知的应用服务并行调度平台

摘　要 在云计算环境下,PaaS和IaaS协同工作是发展的趋势,针对大数据的处理及应用服务越来越复杂和多样化的需求,利用应用虚拟化技术在PaaS层和IaaS层之间搭建一个应用服务层,研究在管理平台中基于多核感知的并行调度模型。通过应用服务管理平台,实现按业务逻辑需求用不同粒度的应用服务组装形成系统新功能并以平台中基于多核感知的并行调度模型来处理/响应用户的作业请求。一方面提高系统的灵活性和行业适应性,另一方面也能实现对计算资源进行细粒度的分配。从实验结果可知,应用服务管理平台能有效按业务需求完成应用服务组装,通过并行调度提高了系统对基础架构资源的利用率,并有效地提高管理平台的吞吐量。     

面向多核处理器的可配置缓存一致性协议设计与实现

多核处理器需要维护缓存的一致性问题.基于目录的一致性协议具有较好的扩展性、较低的延迟,应用较多.分布式目录访问带宽高、目录查询速度快、物理实现灵活.分布式目录一致性协议设计复杂度高,验证困难,为了降低自主CPU研发和产业化的风险,提出了一种面向多核处理器的可配置分布式目录控制单元(configurable distribute directory unit, CDDU),通过微操作机制,实现动态配置缓存一致性协议.该设计增加了多核系统缓存一致性协议的灵活性与容错性,可以实现协议状态转换和协议流程的配置,能够解决由于一致性协议设计缺陷导致的功能故障,可以防止一致性协议设计不足引起的死锁.测试结果表明：设计方案展现了良好的可配置性、可扩展性,避免了死锁产生,代价是少量的性能损耗以及面积开销.主要思想在自主飞腾64核处理器中进行了实现,为确保处理器的协议正确性发挥了重要作用,同时在该芯片的多路扩展实现过程中提高了协议的鲁棒性,消除了潜在的死锁.     

Using Tensilica Xtensa configures a dual-core processor based-on SoC

In this paper, we proposed a multi-core processor, which is based on system-on-chip （SoC） architecture and established by configurable processor via Tensilica Xtensa LX2. The purpose of this paper is to describe the heterogeneous configurable dual-core processor, in which one core is responsible host operating control for the system and the other is as an extension of digital signal processing applications. However, the designed core not only owns its local memory, but also shares a common data-memory. We also put virtual memory in this proposed processors, this addition memory allows processor easily to handle a more complex application programs while two cores are able to share a unified data-memory in different kinds tasks, simultaneously. The advantages of the proposed structure can avoid and reduce many hard-wired of memory and interface respectively. For bus managing, a single bus as interface is proved. In this bus system an arbitration mechanism is added to handle the communication between cores and to distribute the priority of access request, in order to ensure that those cores operation under synchronously.     

多核系统的软件开发方法

针对大规模多核系统软件开发过程中产生的问题,论述一套完整的开发方法,阐述该方法中可行性分析、并行模式分解、数据和任务依赖性分析、并行算法设计、并行编程模式的选择、编码和性能优化等步骤的实施要点。实践证明,该方法可用于指导编程人员开发多核应用程序,具有实际应用价值。     

并行计算在多核平台上的实现与应用研究

多核CPU在当前已成为PC机的常规配置,为了充分发挥PC机的性能,以提高应用软件的运行速度,本文针对如何在多核CPU上实现并行计算进行了研究,将其应用到薄层水流流速参数的虚拟正态边界模型计算中．经实例测试验证,采用双核、四核并行计算的模型求解速度分别是单核情况下的1．4倍、2．4倍,核心数越多,倍数越大．     

基于异构多核的CCA并行构件模型

并行构件技术的出现提高了并行软件的开发效率,但现有的并行构件技术缺乏对异构多核平台的支持.为了提高并行构件程序在异构平台上的执行性能,扩展CCA(通用构件体系结构)并行构件模型支持CCA异构并行构件,提出了一种异构的CCA并行构件模型.使用管理者—工人模式调度CCA异构并行构件内的计算任务到异构多核平台上加速执行.在CCA构件工具包的基础上实现了支持扩展CCA并行构件模型的编译系统和运行时框架.在CELL BE和GPU两种异构多核处理器上进行的实验证明了提出的方法比原始的CCA构件程序具有较优的性能.提出的并行构件模型应用在并行程序开发中可以提高并行程序的性能.     

多核处理器机群Memory层次化并行计算模型研究

多核处理器机群点对点通信同时具有memory纵向层次化特征和横向层次化的新特征.纵向层次化特征揭示了对不同大小和步长的消息进行点对点通信时消息通信中间件对其性能的影响;横向层次化的新特征由intra-CMPi、nter-CMP和inter-node消息通信性能的显著差异引起,目前缺少有效的分析模型.文中提出一种新的memory层次化并行计算模型,对多核处理器机群memory横向、纵向层次化特征进行了统一的抽象.在对多核处理器机群点对点通信和集合通信的开销进行模型分析和实际测试中,新模型的精确性优于现有的未引入memory横向层次化特征的模型.     

可重构比特置换网络配置信息提取算法研究*

比特置换单元由比特置换网络和配置信息组成,基于Benes网络实现可重构比特置换网络,并改进和实现了两种配置信息提取算法,即二分法和并行算法。这两种方法能有效控制Benes网络中各开关元件的状态,实现各个待置换的比特在网络中非阻塞正确选路,其各有特点,在应用中可根据实际需要加以选择。     

基于多核DSP的MIMO雷达信号处理的实现

针对MIMO雷达多通道回波信号处理的同步性和实时性需求,在分析MIMO雷达信号处理的特点及多核DSP硬件结构的基础上,提出了一种基于多核处理器TMS320C6678的并行实现方法,并解决了使用过程中的诸多关键技术。该方法实现了多任务并行处理和高效通信。实验结果表明,该方法在较小规模的硬件平台上实现了较低功耗且高实时性的应用。     

基于多核处理器的网络安全协议并行处理研究

网络安全协议的处理过程通常需要进行大量加解密运算,会对网络传输带宽产生较大影响。文章研究了基于多核处理器的网络安全协议并行处理技术,提出了针对IPSec和SSL协议的并行处理模型,这些模型可以有效改进协议处理效率,提高网络的整体性能。     

基于多核的IPSec并行处理技术研究与实现

IPSec VPN网关需要进行大量加解密运算,对网络传输带宽产生较大影响。该文提出基于多核处理器的IPSec协议并行处理模型,将IPSec网络报文调度到多个处理器单元上运行,从而提高传输带宽。在Linux操作系统上对该模型进行具体实现,经过测试,在双核处理器上,IPSec VPN网关获得了接近倍速的性能提升。