HDS—9大型数字计算机系统

HDS—9是一台主要用于数据处理的计算机系统,这个系统要求可靠性高,功能强、速度快,内存容量大。为适应这些要求,我们在系统结构上采用一些新思想,新技术,例如双处理机结构,流水线控制技术,虚拟存贮器技术,存贮器保护,存贮器交叉访问,处理机与主存间的速度匹配,RAS技术,统一标准接口的I/O系统;在工艺技术上采用高密度组装技术,用S—TTL电路组成单臂门闩触发器数字系统;在系统软件方面采用单一的操作系统等。     

一个使用高速缓存进行指令调度的方案

一、引言 对于大型高速计算机系统的设计,我们总希望很快的取得指令和数据,这就必须解决高速部件(Cpu)和慢速部件(MM)之间的速度匹配问题。一般在Cpu和MM之间增加高速的、小容量不同类型的缓冲存贮器解决,使得尽可能少访问慢速、大容量而且远的主存贮器,而尽可能多的访问快速、小容量而且近的小存贮器(如图1)。     

CDC CYBER 200型号203计算机系统(续)

<正> 向量处理机向量处理机包括一个流部件,两个浮点流水线和一个字串部件。向量处理机指余和流控制信号由流部件发出。在标量处理机执行标量指令有空闲,不与向量运算发生冲突时,流部件从标量处理机接收译码后的指命,并予以执行。流部件管理中央存贮器与向量流水线之间的数据流。流水线1(VF1)用于向量加/减和乘法运算,而流水线2(VF2)用于向量加/減,     

MU5中央处理机的基本结构

MU 5中央处理机是由指令缓冲部件(IBU)、直接操作数部件(PROP)、间接操作数部件(SEOP)、主运算器(ACC)、变址运算器(B)、存贮器访问控制器(简称存控SAC)和局部存贮器组成,如图2.1所示。 指令缓冲部件通过存控从存贮器取指令,送到直接操作数部件,直接操作数部件对每条     

附录Q SIGMA9计算机系统

SIGMA 9计算机系统是高速通用数字计算机系统。基本系统包括中央处理机,主存子系统,以及独立的输入/输出子系统,这三者都带有各自的主系统部件,而这些主系统对其它部件是异步操作(图Q-1) SIGMA 9被设计得具有存贮器共享多处理机系统的功能。总的系统可以达四个中央处     

动态微程序设计:处理机结构和程序设计

<正> 一个小的(4~k64位字)读-写“微”存贮器为动态微程序设计处理机的特征。该存贮器的存取时间类似于机器周期(50—100ns)。这个微存贮器用来保存数据和子程序。     

附录L OMEN-60正交计算机

Sanders OMEN-60计算机与向上相容的小型正交陈列处理机(小型-OAPS)属于同系列,它们是为高速数据处理而设计的实时设备。和其它系统和结构相比,这些处理机着重在外部设备和大型正交存贮器(OM)之间的快速通讯,正交存贮器的存取有两种方式:通常的按字访问,垂直的(二次访问/64字的位一     

一个存贮访问控制器的设计

由于大型高速并行计算机系统的发展,对主存贮器的速度和容量的要求也越高。原在中小型计算机中,简单的存贮器控制已不适应大型机系统中对主存控制的需要。随着计算机系统结构,以中央处理机为中心发展到以主存贮器为中心来组织计算机,并业已采用LSI电路和半导体存贮器作主存,以分布式计算机概念来组织计算机系统的发展,存贮控制器,将用来作为协调和控制分散开的处理机的重要互连接口部件。特别是随着单片LSI微处理机,多处理机系统结构的发展,使存控部件将成为一个互连子系统,来     

360系统85型的微诊断

360系统85型是一台大型中央处理机(CPU),它具有80ns的机器周期和1.2μs的主存贮器存取周期。每秒能够执行12,500,000条寄存器到寄存器型的加法指令。它的主要部分是指令准备部件(Ⅰ部件),指令执行部件(E部件)和存贮控制部件(SCU)。除这三个主要部分之外,还有另外一部分维护控制用的硬件。     

用于RISC体系结构中的CACHE缓存设计与实现

一、前言 为了提高计算机系统的性能,结构设计者急待要解决的问题之一是使处理机与主存贮器在速度上实现匹配,以保证处理机接近“全速”工作。通常采用的方法是在处理机与主存之间插入一个高速缓冲存贮器——cache存贮器。cache存贮器是一个小容量、高速的缓冲器。它暂时     

略论32位微电脑虚拟存贮管理和Cache存贮器结构实现

<正> 一、前言国外32位微型计算机在迅猛发展,美国、日本、英国等国在全力以赴地研制或不断改进32位微机芯片和开发32位微机系统:一种片上高速缓冲存贮器(on—chip CACHE)和存贮器管理部件(MMU)已经在32位微机芯片开发中诞生,它的诞生,对于提高整个微机性能极为重要,它有效地支持了处理机处理高速数据交换及大容量信息贮存的要求。INTEL80386及Z80000均已实现了上述功能,Motorola公司的研制计划中不久也将推出在芯片上含     

指令缓冲存贮器的效能分析

<正> 一、引言随着计算机系统的日趋大型化,对主存贮器也提出了更高的要求,即要求存贮器的存取速度快、容量大、成本低。然而,由于受到技术和成本的限制,到目前为止还没有一种存贮器能完全胜任这种要求。因此,在高速计算机中普遍地遇到了高速运算与主存贮器之间在速度上存在差距的矛盾。于是在运算控制中引入了非常复杂的先行控制技术。由于高速小容量存贮器技术的发展,把它作为低速大容量存贮器的补充,分级组合     

186机系统结构

<正>186计算机的系统结构在保留单总线结构的情况下,采用高速缓冲存贮器加速中央处理机与主存之间的信息交换,提高了总的系统的系统性能。 存贮管理部件提供了存贮扩充、存贮分配和保护,成为接纳先进操作系统的必要条件。 186计算机可选配功能很强的浮点处理机,用户微程序模块,和微诊断选件,使186机具有广阔的适应面。为了适应不同使用面的     

高速缓冲存贮器

<正> 8.1 概述 186机的高速缓存是一个与主存相比容量上较小而速度上又较快的存贮器,它配制在处理机之内,是处理机的一部分,同时又是主存贮器的一部分。(见图9.1)。因此,也可以把它看成主存贮器的缓冲存贮器。 如果所有的指令和数据均放在主存贮之     

小型快速数字计算机的系统设计

本文介绍了一台250兆赫的隧道二极管计算机的系统设计。为了克服运算速度与主存贮器速度之间的脱节,采用了复杂的超前控制技术并对此作了详细讨论。在机器结构方面,提出了在运算器中用后进先出存贮器来代替累加器。运算器、变址部件以及输入输出部件都设计得能各自独立运行,并能高速地执行简单的算法。预计这台机器每微秒能执行四条到五条指令。     

伊利阿克Ⅳ的只读存贮器

引言 由于伊利阿克Ⅳ计算机操作速度高,指令库大和控制集中,所以使用了一个只读存贮器将指令翻译成控制信号。这些控制信号撒播到并联处理机阵列,逐步控制各处理机的操作。有260条指令,每一条都译成一个微序列(微程序)用于选取只读存贮器。每个微序列由1到69个微步(微指令)组成。 只读存贮器是一个晶体管交点矩阵并且是用分离晶体管配置在大型多层板上。存贮器容量是720字(微步)×280位(控制信号),周期时间是50毫微秒。     

具有程序存贮器和记号存贮器的数据流计算机结构

本文提出了使用两种存贮器——程序存贮器和记号存贮器的一种新的数据流计算机结构。程序存贮器(PM)存贮数据流程序或图以指明指令间数据相关性。在程序执行期间不需要改变PM,对每一个处理或操作部件需要复制PM 的内容。记号存贮器(TM)主要存贮当前需要的数据值并起到类似传统计算机上的累加器或寄存器的作用。要求TM 的容量相对地小,因为数据值在TM 中占留的时间是非常短的。在我们的结构中由于采用小容量的TM,从而可以减少操作部件和存贮器之间开关机构的复杂性以及控制电路的规模。     

一台双Intel8086型计算机系统

引言 在计算机系统的设计中,其基本原则总是要对最高成本的资源进行最充分的使用。在过去,对一个典型的计算机系统通常分为中央处理器部件(CPU),主存贮器部件(随机存贮器RAM和只读存贮器ROM)及输入输出部件(I/O)。而且设计的主导思想首先是要尽力提高CPU的效率,其次是存贮器,最后是I/O部     

双极型64×32位集成电路存贮器模型

一、引言随着计算技术和集成电路技术的发展,要求提供一种存取周期性短,读写速度快,使用方便灵活的存贮体能与运算部件的工作相匹配,作为慢速大容量存贮器的缓冲。目前双极集成电路存贮器已被广泛采用。我们和半导体器件研制单位的同志们一起,以毛主席的实践论为武器,通过大量试     

多机系统ZDMP的结构设计与实现

本文提出了一个基于IBM PC/XT微机的多机系统ZDMP的系统结构设计方案。系统将各个处理机节点通过多总线(Multibus)以紧耦合方式连接起来,并带有共享存贮器作为各处理机之间通信的媒介。整个系统具有结构简单、扩展性好、可靠性高等特点。本文着重介绍ZDMP的系统结构,同时,对系统性能作了扼要的分析、评价。