具备兼容性和层次性的SOC测试控制结构设计

IP核的集成问题是SOC设计的关键,测试集成更是无法回避的难题.因此,灵活高效的测试控制结构成为SOC可测性设计的重要研究内容.文章分析了IEEE Std 1149.1对传统IC芯片内部和外部测试的整体控制能力;剖析了IEEE Std 1500TM对嵌入式IP核测试所做规定的标准性和可配置性.在此基础上,提出了一种复用芯片级测试控制器的测试控制结构,该结构能兼容不同类型的IP核,并且有助于实现复杂SOC的层次性测试控制.     

集成电路设计中IP核的保护措施

基于可重用IP核的SOC设计已经成为集成电路产业一个趋势.对IP核的保护也越来越受到重视.IP核的保护措施分法律和技术两个层面.本文介绍了法律保护的方法,并对IP核的水印保护技术进行了研究和比较.     

浅析智能电源对芯片IP核的控制

SOC(系统芯片)技术已经在全世界范围内得到了飞速的发展,而作为所有的SOC必不可少的部分,对于智能电源IP核进行的研究已经越来越显示出迫切性与必要性.本文从智能电源IP核的设计进行分析,包括了电压参考源、振荡器、电压调节器、电压过零比较器以及欠压锁定比较器等,将能够支持的SOC设计进行了分析.     

基于虚拟插件的SOC内核互连方法的研究

传统的IC设计方法已无法适应新的片上系统（System On a Chip,SOC）设计要求,需要根本的变革,即从以功能设计为基础的传统IC设计流程转变到以功能整合为基础的SOC设计全新流程。SOC设计以IP的设计复用和功能组装、整合来完成。随着以IP核复用为基础的SOC设计技术的发展,在实际设计时如何有效地对众多IP供应商提供IP核进行有效互联的问题日益受到重视。文章基于标准的接口协议——虚拟元件接口（VCI,Virtual Component Interface）,探索了一条快速、简便、稳定且易于验证的SOC内核互连的方案。     

SOC设计中的IP挑战

IC设计正逐渐转向系统级芯片(SOC)设计,IP核是其中的重要核心部分.本文介绍了IP核的概念及交付形式,讨论了IP核相关标准、IP验证、IP的质量评估,以及知识产权的保护,并从上述几个方面分析了IP核所面临的挑战.     

基于Verilog HDL的全功能UART IP核的设计与实习

随着IC设计技术的发展，IP已经成为SOC设计的关键技术，利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Vernog HDL设计UART(通用异步收发报机)的IP核，说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。     

IC设计技术中的IP核互连

随着半导体器件和互连线尺寸的不断缩小,越来越多的关键设计指标--性能、抗扰度等,将受到互连线的严重影响。而在SOC设计过程中,最具特色的是IP核利用技术,随着集成的IP核越来越多,基于片上总线的SOC设计技术带来了一些问题。近几年来,将Internet网络中分层互连的思想引入到SOC设计中IP核的互连上来,提出了全新的集成电路体系结构NOC,NOC从多处理体系结构、消除时钟树以节省资源、实现并行通信等几个方面,展示了优于总线结构的本质和特性,成功地解决了SOC设计中存在的问题。     

基于Verilog HDL的全功能UART IP核的设计与实现

随着IC设计技术的发展,IP已经成为S0C设计的关键技术,利用已有IP可大大提高SOC设计的效率和能力.本文通过使用Verilog HDL设计UART(通用异步收发报机)的IP核,说明了IP设计的大体流程以及IP在日后IC设计中的重要作用.     

嵌入式UART的设计及FPGA验证

随着微电子技术的发展,IP核成为SOC IC设计技术的关键;UART(通用异步收发器)作为输入/输出系统中重要的基本组成部分,设计其IP核并嵌入SOC系统中具有十分重要的应用意义。采用自上而下的设计方法,设计系统各模块并集成、仿真,最后在Xilinx ISE 9.1i开发环境下进行了综合、仿真和FPGA器件下载进行硬件实现、验证。结果表明设计正确,功能稳定、可靠。UART IP核能很好的应用到SOC中去,具有很高的使用价值。     

电信设备及其技术

0601049 基于Verilog HDL的全功能UART IP核的设计与实现[刊,中]／范健民／／中国集成电路．-2005,(1)．- 50-53(G) 随着IC设计技术的发展,IP已经成为SOC设计的关键技术,利用已有IP可大大提高SOC设计的效率和能力。本文通过使用Verilog HDL设计UART (通用异步收发报机)的IP核,说明了IP设计的大体流程以及IP在日后IC设计中的重要作用。参4     

基于FPGA的参数化时域脉冲压缩IP核的设计

数字脉冲压缩技术在现代雷达中已得到广泛应用，但不同雷达的参数各不相同，脉压处理电路也各不相同，因而使脉压电路的通用性甚差。该文介绍了一种基于现场可编程门阵列（FPGA）的参数化时域脉；中压缩IP核的设计方法。用该方法设计的脉冲压缩IP核通过参数化方式．使电路能适应脉冲压缩工作模式数、最大处理点数、输入数据率、数据／系数的宽度、乘法器流水级数及各种工作模式的对称性的改变，从而使脉压电路的通用性大为增强。     

Testing analogue and mixed-signal integrated circuits by weighted sum of selected node voltages

System-on-chip (SOC) design based on intellectual property (IP) cores has become a growing trend in integrated circuit (IC) design. Testing of such cores is a challenging problem, especially when these cores are deeply embedded in the system chip. The wrapper of the P1500 standard can facilitate the testing of such cores; however, a full-size wrapper is expensive because the hardware overhead is large. If the requirement for testing I/O pins of IP cores is considered and reduced to a minimum during the core design, SOC designers will need to put much less effort into testing the cores. In this paper, a built-in self-test (BIST) technique, which is applicable to both analogue and mixed-signal integrated circuits and is based on the weighted sum of selected node voltages, is proposed. Besides high fault coverage, the proposed BIST technique needs only one extra testing output pin, and only a single dc stimulus is needed to feed at the primary input of the circuit under test (CUT). Hence, the proposed BIST technique is especially suitable for testing IP cores.     

基于正交混淆的多硬件IP核安全防护设计

为了解决集成电路设计中多方合作的成员信息泄漏问题,该文提出一种基于正交混淆的多硬件IP核安全防护方案。该方案首先利用正交混淆矩阵产生正交密钥数据,结合硬件特征的物理不可克隆函数(PUF)电路,产生多硬件IP核的混淆密钥;然后,在正交混淆状态机的基础上,实现多硬件IP核的正交混淆安全防护算法;最后,利用ISCAS-85基准电路和密码算法,验证正交混淆方法的有效性。在台湾积体电路制造股份有限公司(TSMC) 65 nm工艺下测试正交混淆的多硬件IP核方案,正确密钥和错误密钥下的Toggle翻转率小于5%,在较大规模的测试电路中面积和功耗开销占比小于2%。实验结果表明,采用正交混淆的方式能够提高多硬件IP核的安全性,可以有效防御成员信息泄漏、状态翻转率分析等攻击。     

基于Interlaken协议的高速数据流接口设计与性能分析

目前,高速网络处理系统的板级互连带宽达到了40G比特速率级,这对网络处理系统的处理速度和吞吐量提出了极大的挑战。为解决核心路由器40 Gb/sPOS线路接口板中器件间的高速数据交互难题,采用Interlaken协议对高速数据流接口设计方法进行了研究,利用高端FPGA的高速通道和IP核设计技术,完成了链路层处理芯片与转发...     

用于测试SDRAM控制器的PDMA

设计了一种用于测试SDRAM的可编程直接存储器存取控制模块(PDMA)，把设计的PDMA作为IP软核，在基于PCI环境的RTL仿真平台上进行功能仿真、综合并将结果下载到PFGA上，建立基于FPGA的测试平台进行硬件测试验证。结果表明，板上PDMA工作频率66MHz，达到快速访问的设计要求。PDMA仿真了多个IP与SDRAM的数据交换，并且建立在通用的PCI环境下。因此本设计方法和建立的仿真测试环境可用于不同的IP，是解决不同IP开发中十分重要的仿真测试方案，大大缩短了IP开发的测试和验证的时间，对于发展IP软核有重要意义。     

基于SoPC的红外解码IP核设计与实现

提出一种红外解码IP核在SoPC系统中的设计与实现方案,重点研究红外系统的数据编码和传输机制,红外解码电路的HDL设计,IP核的制作及在SoPC系统中的应用。该方案的红外发送接收芯片分别是TC9012和DS338S,在DE2开发板对IP核进行测试。结果表明,红外解码IP能顺利地添加到SoPC系统中,实现快速、稳定、正确的红外解码功能,达到预期设计目标。     

一种太比特路由器交换核心的研究与设计

硬件可扩展性和高效的性能一直以来是高速交换核心设计中的一对矛盾。文中在总结高速交换核心关键技术之后,提出了一种基于iRGRR算法的高速交换核心,它具有硬件实现简单、可扩展性强、性能优良等特点,大大缓解了上述矛盾。该交换核心能够提供服务质量保证,支持IP分组调度。可应用于太比特路由器中。文中还简要分析了该交换核心的性能,并给出了硬件设计方案。     

IP RAN网络及其试商用规划设计探讨

随着以Internet为代表的数据业务和多媒体业务的不断发展,IP RAN技术作为一个全新的承载网技术,网络的规划方法没有成熟的经验可借鉴,因此,介绍了以路由器技术为核心的IP RAN体系,对IP RAN试商用网络规划设计方法进行了探讨。     

基于安全控制边界单元的IP核测试封装方法

为了解决测试信息传递的问题,IEEE组织推出了IEEE1500 IP(Intellectual Property)核测试封装标准以标准化口核测试接口.然而该标准给出的典型测试封装存在由测试数据扫描移人造成的不安全隐患.本文提出了一种基于安全控制边界单元的IP核测试封装方法.这种方法的核心思想是在典型的测试封装边界单元的...