基于MBIST的多片SRAM联合测试实现

现代ASIC设计中,存储器特别是SRAM的使用必不可少,用于存放大量数据.在稍微大的电路设计中,可能会需要多片不同大小的SRAM以配合整体工作.用EDA软件当然能够生成对应的MBIST电路代码,但多片SRAM会产生多个这样的控制电路,这无疑产生了不必要的浪费.从自身设计的单片SRAM的MBIST电路出发,基于此提出只用一个MBIST控制电路实现多片不同大小SRAM联合测试的方案,并给出综合报告以及其仿真结果.     

嵌入式SRAM MBIST优化设计研究

随着制造工艺的进步和SoC功能的日益丰富,现代SoC大多会集成大量不同种类的嵌入式SRAM,三单元耦合故障对电路的影响开始加深.传统MBIST通常基于EDA工具直接实现,以检测单、双单元故障为主,无法全面覆盖三单元耦合故障,应用于现代SoC时还面临测试开销过大,测试覆盖率低等问题.通过提出一种针对三单元耦合故障,以及基于嵌入式SRAM的大小、类型、数量和版图布局的精细化MBIST优化设计方法,实现了SoC芯片面积和测试时间的平衡和优化,降低了测试成本并提升了测试覆盖率.     

一种改进的嵌入式SRAM内建自测试设计

对单端口SRAM常用的13N测试算法进行修改和扩展,提出了一种适用于双端口SRAM的测试算法。该测试算法的复杂度为O(n),具有很好的实用性。作为一个实际应用,通过将该算法和13N测试算法实现于测试算法控制单元,完成了对片内多块单端口SRAM和双端口SRAM的自测试设计。     

SoC中嵌入式SRAM的BIST测试方法研究

随着集成电路设计规模的不断增大,在系统芯片SoC(System on a Chip)中嵌入大量的SRAM存储器的设计方法变得越来越重要。文中介绍了SRAM的典型故障类型和几种常用的测试方法,同时详细分析了嵌入式SRAM存储器内建自测试的实现原理以及几种改进的March算法,另外,以16k×32bitSRAM为例,给出了SRAM内建自测试的一种典型实现,并在Altera-EP1S25上实现。     

基于 IEEE 1500标准的嵌入式 ROM及SRAM内建自测试设计

嵌入式存储器在SOC中所占的面积比越来越大,同时也对嵌入式存储器测试技术提出了新的挑战．IEEE 1500标准为IP核设计商与集成商制订了标准的测试接口．基于此标准,本文完成了针对嵌入式存储器的测试外壳与具有兼容性的控制器的设计,以SRAM和ROM为测试对象进行验证,测试结果表明,该系统能准确地检测存储器存在的故障．     

嵌入式存储器测试

随着存储器需求的增加以及制造技术的进步,嵌入式存储器在SOC系统中的地位越来越重要。与传统的分立存储器件测试相比,嵌入式存储器的测试呈现出新的挑战。本文试图全面叙述嵌入式存储器的各种结构,并介绍各种DFT（可测性设计）测试技术,如SCAN〔扫描〕、MBIST（存储器内建自测试）以及BISR（内建自修复）。     

嵌入式存储器的内建自测试算法及测试验证

嵌入式存储器的广泛应用使得内建自测试(BIST,Built-In Self-Test)在当前SoC设计中具有重要的作用,本文着重分析比较了几种BIST测试算法,并对嵌入式BIST的体系结构进行了剖析,最后深入研究了MARCH C-算法的实际应用,使用UMC.18SRAM和2PRAM仿真模型对存储器的BIST测试进行了验证,并成功将其应用于一款USB音视频芯片。     

SOC芯片DFT研究与设计

文章首先介绍了SOC系统的DFT设计背景和DFT的各种测试机理,包括基于功能的总线测试机理、基于边界扫描链的测试机理、基于插入扫描电路的测试机理以及基于存储器自测试的测试机理。然后以某专用SOC芯片为例提出了SOC电路的DFT系统构架设计和具体实现方法。主要包括：含有边界扫描BSD嵌入式处理器的边界扫描BSD设计,超过8条内嵌扫描链路的内部扫描SCAN设计,超过4个存储器硬IP的存储器自测试MBIST,以及基于嵌入式处理器总线的功能测试方法。最后提出了该SOC系统DFT设计的不足。     

SRAM的设计验证

介绍了两种SRAM的设计验证方法:1.用PERL编写的应用程序按设计要求自动生成仿真测试文件完成全芯片功能/时序分析.2.形式验证的方法的应用--Synopsys公司先进的EDA软件ESP-CV来实现对较大容量的SRAM的功能验证.文章在简述两种方法的基础上,用具体实例详细描述了两种方法在电路仿真测试中的应用,并给出了电路的部分测试文件及仿真结果,进一步论述了该方法的可行性及实用性.     

基于九管存储单元的嵌入式SRAM设计

为了解决深亚微米及纳米尺寸下SRAM设计在可靠性及其他性能方面所面临的挑战,在分析不同存储单元的基础上,提出了一种优化的具有高稳定性的九管存储单元,并采用9管存储阵列,设计了一款高可靠性的512×32位SRAM.基于TSMC 0.18 μm CMOS工艺,对电路进行仿真.实验结果表明:该SRAM在250 MHz工作频率下,存储阵列中数据的读写稳定性高,阵列功耗为7.76 mW,数据读出时间为0.86 ns,电路面积仅比采用传统6管单元增加13.5%.     

基于ATE的SRAM测试

随着集成电路技术的飞速发展,SRAM的应用越来越广泛,其测试技术也得到了广泛的重视和研究。简要介绍了SRAM的重要组成部分,提出了一种ATE对SRAM测试的方法。SRAM的测试有功能测试、直流参数测试、交流参数测试,功能测试和交流参数测试对存储器来说是至关重要的。以IS61LV51216-10TLI为例,其功能测试是通过Ultra Edit软件编辑生成测试码,对被测器件各个不同存储单位进行读写操作,以检查其功能。主要论述了SRAM功能及交流参数的测试关键技术及其注意事项。     

采用0.18μm CMOS工艺的多端口SRAM设计

文章详细描述了一种采用0.18μmCMOS工艺的多端口单位线SRAM设计方法。与传统的6TSRAM结构相比,在写数据时增加了写节点充电信号,降低了内核CMOS器件设计的复杂度;在读数据时增加了额外的读位线放电电路,减少了读数据延迟;同时读写数据均采用电流模式,降低功耗,较好的解决了多端口SRAM存取数据时存在的问题。     

FPGA嵌入式多位宽SRAM的加固设计与实现

本文基于汉明码EDAC算法提出了一种现场可编程门阵列(FPGA)嵌入式多位宽SRAM(BRAM)抗辐射加固方法.通过开发FPGA程序,利用FPGA资源配置编解码电路,简化了BRAM的内部结构,从而使芯片面积、成本降低;利用状态机进行数据容错处理,提高了系统可靠性.通过上述方法解决了在复杂空间环境下,多位宽BRAM不易加...     

用于嵌入式ARM片上系统的仿真平台

为了克服片上系统(SoC)的设计挑战，半导体业正采取一种基于系统原型设计的设计方法。系统原型设计是将一个片上系统设计映射到一个基于FPGA的仿真平台上，在接近运行速度的情况下验证硬件和软件。这样，就缩短了设计周期，提高了对硅设计一次成功的把握。Atmel公司已经开发出一个仿真平台，用于基于嵌入式ARM微控制器的片上系统，该平台已经成功用于很多先进的片上系统应用中。     

采用片上大容量闪存和SRAM的微控制器

采用片上闪存的32位MCU SH74504和SH74513有助于汽车应用中的辅助驾驶控制系统实现“主动安全”功能。 SH74504和SH74513采用高性能的SH-4A CPU内核，工作频率高达240MHZ。SH74504和SH74513的嵌入式闪存分别为2MB和1．5MB，片上SRAM均为512KB。     

一种通用的嵌入式多核心通信方法

阐述一种通用的嵌入式多核心通信方法,通过设计通用的多核心间通信标志位,探讨不同嵌入式平台间通信设计中的问题,且易于后期程序功能升级及扩展应用。     

基于8086的SRAM读写控制仿真实现

设计了基于INTEL微处理器8086的SRAM读写控制系统,采用74LS373芯片构建地址锁存器,以静态随机访问存储器62256为内存芯片,并通过8255A驱动共阳极8位数码管实时显示内存值。在PROTEUS环境下进行了仿真,实现了内存读写访问控制,并验证了8086下特有的奇偶存储体读写访问模式。     

SRAM故障模型的检测方法与应用

静态随机存储器（Static Random Access Memory,SRAM）的功能测试用来检测该集成电路（IC）是否有功能缺陷,而目前大部分测试程序都只是集中在如何提高IC测试覆盖度,却很少能够做到检测IC是否有缺陷的同时分析这些缺陷的物理失效机理。本文介绍了一种利用不同测试算法组合测试的方法,在检测IC是否有缺陷同时,还能进行失效故障模型的分析,进一步利用该故障模型可以推测出具体的物理失效机理。该方法能显著提高测试中电性失效分析（EFA）的能力,进而提高了物理失效分析和IC制程信息反馈的效率和能力。