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随着特征尺寸进入纳米尺度,相邻连线之间的电容耦合对电路时序的影响越来越大,并可能使得电路在运行时失效.准确和快速地估计电路中的串扰效应影响,找到电路中潜在的串扰时延故障目标,并针对这些故障进行测试是非常必要的.文中提出了一种基于通路的考虑多串扰引起的时延效应的静态时序分析方法,该方法通过同时考虑临界通路及为其所有相关侵略线传播信号的子通路来分析多串扰耦合效应.该方法引入了新的数据结构"跳变图"来记录所有可能的信号跳变时间,能够精确地找到潜在的串扰噪声源,并在考虑串扰时延的情况下有效找到临界通路及引起其最大串扰减速效应的侵略子通路集.这种方法可以通过控制跳变图中时间槽的大小来平衡计算精度和运行时间.最后,文中介绍了在基于精确源串扰通路时延故障模型的测试技术中,该静态时序分析方法在耦合线对选择和故障敏化中的应用.针对ISCAS89电路的实验结果显示,文中提出的技术能够适应于大电路的串扰效应分析和测试,并且具有可接受的运行时间. 相似文献
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运用码密度的方法解决了FPGA内部专用进位链延迟单元的非线性问题,提高了FPGA中时间数字转换器(TDC)的测时精度.通过研究发现FPGA中进位链非线性是造成TDC测试精度降低的主要原因,针对这一问题,采用了统计学的码密度法进行了非线性校正,并确定了样本的数量以及校准值的选取.在EP2C5T144C8芯片内构建了TDC和校准模块,通过输入近似的大量随机跳变信号,得到延迟单元的准确延迟时间和非线性测试结果.实验结果表明,运用码密度法可以准确地反映出延迟时间在TDC中的分布情况. 相似文献
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基于局部化技术的多模型自适应控制 总被引:14,自引:2,他引:12
对一类含跳变参数的单输入单输出离散时间被控对象,建立由多固定模型和自适应
模型组成的多模型,并通过引入指标切换函数构成多模型自适应极点配置控制器,在保证闭
环系统稳定的前提下,改善系统瞬态响应.同时采用局部化(Localization)技术优化多模型模
型集,在不损失计算精度的前提下,大大减少了计算量,提高了计算速度. 相似文献
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VLSI晶体管级时延模拟方法 总被引:2,自引:0,他引:2
提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的目的.该方法通过改良的节点分析方程(MNA)计算逻辑门的输出波形,以获得逻辑门的时间延迟和跳变时间.所开发的晶体管级时延模拟器性能优越,当逻辑门中某一晶体管的一个参数(如沟道长度、宽度或阈值电压%0)改变后,模拟器可以快速地计算出新的逻辑门输出波形.基于BSIM370nm工艺模型,采用HSPICE软件的模拟结果来验证该方法的效率与精确性.实验结果表明:该方法模拟效率高,模拟一个逻辑门平均仅需1.0ms;模拟精度高,在所有测试电路时延模拟结果中,最大误差仅为5.04%,平均误差为2.68%. 相似文献
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输入受限系统的多模型自适应控制 总被引:5,自引:3,他引:2
针对时不变或含跳变参数的时变被控对象建立多外模型,并构成多建模型输入受限控制器。每个采样时刻基于性能指标,选择与被控对象最接近的模型,将基于此模型的控制器切换为当前控制器。多模型控制器可对时不变被控对象或含跳变参数的时变被控对象,在保证输入输入稳定的同时迅速改善瞬态响应,并且使输出渐近跟踪设定值。 相似文献
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基于时序数据建模的长短时神经网络(LSTM)可用于预测类问题。现实场景中,LSTM预测精度往往与输入序列长度相关,有效的历史信息会被新输入的数据淹没。针对此问题,提出在LSTM节点中构建强化门实现对遗忘信息的提取,并与记忆信息按比例选取、融合、输入记忆单元,增加学习过程中的梯度传导能力,使网络对相对较远的信息保持敏感以提升记忆能力。实验采用工业故障数据,当序列长度超过100时,具有强化门机制的改进模型预测误差低于其他LSTM模型。预测精度的差距随序列增加而增大,当序列长度增至200时,改进模型的预测误差(RMSE/MAE)较原模型分别降低了26.98%与35.85%。 相似文献