用于非制冷红外焦平面阵列的高速缓冲器

提出了一种用于非制冷红外焦平面阵列读出电路的高速缓冲器。阐述了该缓冲器的工作原理,并给出具体设计方案。采用Global Foundries 0.35 μm混合模式CMOS工艺进行仿真,当负载电容为50 pF,负载电阻为100 kΩ,且输入信号为1.2~4.8 V时,缓冲器的输出带宽大于10 MHz,工作功耗为8.86 mW,表明该缓冲器具有大负载、超高速、大摆幅、高精度等特点。     

嵌入式处理器中分支目标缓冲器的研究与设计

针对嵌入式应用的特点,设计了一种基于RAM比较TAG的分支目标缓冲器(BTB),并通过硬件模拟方法(BTB控制逻辑用RTL实现,存储体用定制逻辑实现)研究BTB结构参数对BTB的性能、能耗以及对整个处理器系统的性能和能耗的影响,根据仿真结果选取应用于嵌入式处理器的最优BTB结构参数.根据该参数,进一步设计基于CAM比较TAG的BTB,经SPEC2000评测,相对于基于RAM比较TAG的BTB,基于CAM比较TAG的BTB可使功耗降低37.17%.     

建立高速数字I/O缓冲器宏模型的模糊逻辑方法

如何构造精确有效的数字电路I/O缓冲器宏模型用于系统级的仿真,是高速电路信号完整性分析中的重要问题.本文提出了一种基于模糊逻辑,对数字电路的I/O缓冲器瞬态行为建模的方法.采用一阶Sugeno模糊系统,用平均分割法生成初始模型,再通过BP.最小二乘混合学习算法消除误差.模型可综合成SPICE环境下的子电路,应用十分方便.计算实例表明方法是有效的.     

高速数字I/O缓冲器瞬态行为建模及其在同步开关噪声分析中的应用

本文阐述了从最新版本的IBIS(I/O Buffer Information Specification)建模数据中构造高速数字I/O缓冲器的瞬态行为模型的推导过程,获得了建模所需要的充分条件.与相应的晶体管级模型(SPICE模型)相比,该方法在获得了更高仿真精度的同时,提高了具有大量同步开关器件芯片互连的仿真速度.采用这些模型有效地分析了多芯片互连非线性电路中的同步开关噪声,证实了差分波形传输信号的优越性.     

多核DSP提升RNC分组处理能力

由于与频率提高相关的功耗／散热问题日益突出,指令级并行架构（ILP）及存储能力已近极限,硅芯片已难以支撑处理器性能的大幅度提升。在单芯片上集成多个核,每个核同时处理多条线程而非不断提高处理器时钟速度,已是业界共识。TI认为,通过改进无线网络控制器（RNC）的分组处理功能,是满足无线网络数据及语音流量大幅增长以及应用多样性需求的可行之道。     

信息高速处理与光电子技术

本文从技术角度深入分析了信息载体技术从微电子技术向光电子技术跨跃的根源,提出光电子技术的发展重心之一是信息高速处理.     

基于PowerPC的高速处理系统设计

本文针对结构健康监测系统对高速、复杂运算和快速数据传输能力的要求,设计并实现了基于PowerPC的高速处理系统。该系统以高性能Power架构处理器P1010为核心,配备高速DDR3内存,通过CPCI总线进行数据传输,可实现数据的高效处理并有效减少传输延时。测试结果表明,该系统在具有高速数据处理和传输能力的同时具有小体积、低功耗的特点,非常适合应用于结构健康监测系统中。     

嵌入式视频系统中高速信号完整性分析

在高速数字系统设计中,信号完整性（SI）问题以及互连延迟引起的时序问题致关重要。分析了嵌入式视频系统高速数字的信号完整性问题,使用串行端接和分支总线拓扑解决信号完整性问题,通过Protel DXP 2004进行SI仿真验证;并以DM642与SDRAM之间的时序为例,对信号时序进行分析。     

一款嵌入式可视媒体处理系统芯片的设计与实现

可视媒体领域应用是一类混合多种媒体应用的计算密集型且数据带宽大的复杂应用.本文介绍了一款名为EVMP-SoC的异构多核SoC.该SoC采用两个微异构的应用定制指令集协处理器构成协处理系统.针对可视媒体处理典型应用的计算特性,对该系统芯片进行了系统结构和微体系结构的优化设计,采用SMIC 0.13μm CMOS标准单元库...     

嵌入式高速DSP视频图像处理系统中数据存储器的接口设计

探讨了高速DSP视频处理系统中外部数据存储器的容量、速度及与TMS320C6X的接口方法,设计了实际的接口电路,讨论了TMS320C6X的片内数据存储器及其地址冲突问题,以及视频处理过程中图像数据的存放问题.     

FPGA上SCA组件的OCP接口实现

SCA中使用CORBA作为分布式处理环境的消息传递技术．以提供软件的可移植性．可重用性和可扩展性。但是．DSP，FPGA等专用硬件处理器（SPecialized Hardware Processors．SHP）要实现对CORBA的支持是很困难的。CP289的目标是标准化组件与其外部环境的通信．它提供了使DSP、FPGA等专用硬件处理器集成到SCA中的机制，特别的FPGA上的组件都通过0CP接口与系统的其他部分通信。本文介绍了一种为FPGA组件实现OCP接口的方法。     

Compositional,Dynamic Cache Management for Embedded Chip Multiprocessors

This paper proposes a dynamic cache repartitioning technique that enhances compositionality on platforms executing media applications with multiple utilization scenarios. Because the repartitioning between scenarios requires a cache flush, two undesired effects may occur: (1) in particular, the execution of critical tasks may be disturbed and (2) in general, a performance penalty is involved. To cope with these effects we propose a method which: (1) determines, at design time, the cache footprint of each tasks, such that it creates the premises for critical tasks safety, and minimum flush in general, and (2) enforces, at run-time, the design time determined cache footprints and further decreases the flush penalty. We implement our dynamic cache management strategy on a CAKE multiprocessor with 4 Trimedia cores. The experimental workload consists of 6 multimedia applications, each of which formed by multiple tasks belonging to an extended MediaBench suite. We found on average that: (1) the relative variations of critical tasks execution time are less than 0.1%, regardless of the scenario switching frequency, (2) for realistic scenario switching frequencies the inter-task cache interference is at most 4% for the repartitioned cache, whereas for the shared cache it reaches 68%, and (3) the off-chip memory traffic reduces with 60%, and the performance (in cycles per instruction) enhances with 10%, when compared with the shared cache.

Tuning of Cache Ways and Voltage for Low-Energy Embedded System Platforms

System-on-a-chip platform manufacturers are increasingly adding configurable features that provide power and performance flexibility, in order to increase a platform's applicability to a variety of embedded computing systems. We illustrate the energy benefits of combining the configurable features of voltage scaling and cache way shutdown in a single platform. We describe methods to assist a designer to tune such a platform to a particular software task and to particular energy optimization criteria.     

LBCCP:一种符合UNIX语义的文件缓存一致性协议及其证明

机群文件系统是机群操作系统的一个重要组成部分，而具有不同语义的文件系统的性能会有显著的差异。高效的客户端缓存协议是机群文件系统性能的关键问题之一。文章提出了一种新型文件缓存一致性协议，该协议通过扩展POSIX文件锁的API来实现UNIX语义模型，并利用I/O自动机理论证明了协议的正确性，在DCFS(Dawning Cluster Fils System)上实现了这个协议。     

CPM信号相干解调的神经网络方法研究

本文研究连续相位调制信号相干解调的神经网络方法，提出了基于判决反馈预处理和变换域特征提取的射基函数网络解调方案。通过判决反馈预处理可以有效地减少网络输入信号样本个数，使其具有更好的可分性。利用高采样率下ＣＰＭ信号的相关性，引入变换域的处理方法可以大幅度地降低网络输入信号和样本空间维数。采用射基函数网络作为判决分类器，不仅可以逼近最大似然解调性能，而且无需加噪训练。模拟结果表明：本文提出的方案在降低训练及实现复杂度的同时具有接近最优的误比特性能     

一种嵌入式CPU功能验证平台的设计

功能验证是嵌入式CPU设计中一项复杂而重要的工作.针对某8位嵌入式CPU的设计要求,提出了一种嵌入式CPU的高度集成化的功能验证平台.该验证平台集成了整个功能验证流程,包括验证程序开发、验证程序调试、验证数据生成、验证Testbench、验证配置环境、覆盖率分析、结果比较和分析及基于FPGA的硬件验证平台等.验证平台通过代码覆盖率的分析来改善验证的完备性.该验证平台原理清晰,结构简单,扩展灵活,提高了功能验证的效率和自动程度,对其它CPU验证平台的设计具有一定的参考价值.     

基于DDR NAND闪存的高性能嵌入式接口设计

介绍了一种最新DDR NAND闪存技术,它突破了传统NAND Flash 50 MHz的读写频率限制,提供更好的读写速度,以适应高清播放和高清监控等高存储要求的应用.分析该新型闪存软硬件接口的设计方法.     

嵌入式电网参数检测系统的研究

阐述基于短消息服务(SMS)通信的电网参数检测系统的整体方案、系统组成、硬件配置、软件设计、功能以及技术性能.该系统针对电力系统电网参数检测的需要,利用单片机系统采集各种电网参数,并根据所采集的数据对电网参数进行故障检测.若单片机检测到电网故障,则单片机通过TC35模块以短消息方式将电网参数发送到电网监控中心.监控中心采用PC机获取电网参数,并以数据库的方式保存电网参数,以便于维修人员分析故障.该系统利用SMS通信不但降低了设计电路的难度,而且还具备SMS的优势.对于通信数据量小的远程检测系统设计具有很好的推广和应用价值.     

嵌入式可编程存储器设计中的“选择性寄存”方法

该文提出一种“选择性寄存”的方法用于解决同步双端口存储器IP同时对同一地址进行读写操作时造成的读出数据丢失的问题。利用该方法,通过使用同步双端口存储器IP和标准单元来设计嵌入式可编程存储器,可减小设计的复杂度、增强设计的可移植性,从而大大缩短嵌入式可编程存储器的开发周期。该文设计的嵌入式可编程存储器采用SMIC 0.18 μm 1P6M CMOS工艺流片。测试结果表明,与相近工艺尺寸、相同存储容量的全定制嵌入式可编程存储器相比,它们在功能上兼容,在性能上相当。