低压低功耗CMOS电流反馈运算放大器的设计

通过在输出级采用电阻反馈,以增强负载驱动能力,采用隔离补偿电容,以消除低频零点等方式,设计了一种性能较高的CMOS电流反馈运算放大器。在1.5 V电源电压下,当偏置电流为1μA,负载电容为80 pF时,采用BSM3 0.5μm CMOS工艺进行HSPICE仿真。结果表明,该电路结构达到了76 dB的开环增益、312 MHz单位增益带宽、62°相位裕度,139 dB共模抑制比,功耗仅为0.73 mW。     

一种新型的CMOS电流反馈运算放大器

电流反馈运算放大器在高速高频电子领域有广泛的应用，但目前市场上流行的基于互补双极性结构的电流反馈运算放大器的电源电压和功耗都较高。文章主要在文献[1～3]基础上设计了一种新型的CMOS电流反馈运算放大器，使用0．51μmCMOS工艺参数（阈值电压为0．7V），模拟结果获得了与增益无关的带宽、极大的转换速率。电路参数为：81db的开环增益、87度的相位裕度、123db共模抑制比，以及在1．5V电源电压下产生了约6．2mW的功耗。     

低压低功耗CMOS电流反馈运算放大器设计

利用电流传输器CCII+作为输入(输出)缓冲器,使用0.18μMCMoS工艺设计了低压低功耗电流反馈运算放大器,模拟结果初步获得了与增益无关的23.3MHz带宽及27.7V/μS的转换速率.     

基于0.5μm CMOS工艺的低压低功耗电流放大器

采用BSM30.5μm CMOS工艺,通过引入电流模式的缓冲级输入输出结构而设计了一种性能较高的CMOS电流反馈运算放大器.在1.5V的电源电压下,当偏置电流为1μA,负载电容为20pF时,对整个电路进行HSPICE仿真.结果表明,该电路结构达到了87dB的开环增益,23.8MHz的单位增益带宽,48°的相位裕度,139dB的共模抑制比,功耗仅为2.09mW.     

低压低功耗电流反馈运算放大器设计

基于第三代电流传输器,通过在放大级与输出之间采用隔离补偿电容,以消除低频零点的方式,设计了一种新型的低压低功耗的电流反馈运算放大器.基于TMSC 0.35μmCMOS工艺,在1.5 V电源电压工作条件下,采用Hspice在LEVEL49模型参数下对整个电路进行仿真.仿真结果:直流增益96.3 dB,单位增益带宽765 MHz,静态功耗0.82mW,闭环工作状态下有64.3 MHz的固定带宽.     

一种低压低功耗CMOS ULSI运算放大器单元

基于新型的折叠电流镜负载PMOS差分输入级拓扑、轨至轨(Rail-to-Rail)AB类低压CMOS推挽输出级模型、低压低功耗LV/LP技术和Cadence平台的实验设计与模拟仿真,采用2μmP阱硅栅CMOS标准工艺,得到了一种具有VT=±0.7V、电源电压1.1～1.5V、静态功耗典型值330μW、75dB开环增益和945kHz单位增益带宽的LV/LP运算放大器。该器件可应用于ULSI库单元及其相关技术领域,其实践有助于CMOS低压低功耗集成电路技术的进一步发展。     

1 V低功耗套筒式CMOS运算放大器的设计

介绍了一种用于低电压CMOS模拟集成电路设计的阈值调节思想。利用该思想,在0.35μm标准CMOS工艺条件下,设计出电源电压仅为1 V的套筒结构集成运算放大器(Tele-scopic OPA)。HSPICE仿真表明,与传统结构相比,新型结构在保证增益、带宽等放大器重要指标的基础上,功耗有了显著的降低。     

低压CMOS满幅度恒定增益运算放大器设计

运用负反馈控制输入共模电平,实现了电源电压仅为0.9 V的满幅度运算放大器。采用TSMC 0.35μm CMOS工艺参数HSPICE模拟结果显示,在满幅度共模电平下,运放的平均直流电压增益为66.4 dB(10 pF电容负载),增益波动仅为0.01%,平均单位增益带宽为1.88 MHz,平均相位裕度52°,平均静态功耗仅为135μW。     

单片化低压低功耗Si CMOS运算放大器的实现

基于新型的折叠共栅共源PMOS差分输入级拓扑、轨至轨AB类低压CMOS推挽输出级模型、低压低功耗LV/LP技术特别考虑和EDA平台的实验设计与模拟仿真,并设计配置了先进的Si 2 mm P阱硅栅CMOS集成工艺技术。已经得到一种具有VT = 0.7 V、电源电压1.1~1.5 V、静态功耗典型值330 mW、75 dB开环增益和945 kHz单位增益带宽的LV/LP运算放大器。该运放可应用于ULSI库单元和诸多相关技术领域,其实践有助于Si CMOS低压低功耗集成电路技术的进一步开发与交流。     

低电压低功耗CMOS电流反馈运算放大器的设计

设计了一种低压低功耗的电流反馈运算放大器(CFOA),采用了0.18μm CMOS工艺,工作在0.9 V的电源电压下,并给出了Spectre仿真结果,功耗为245μW。输入采用了轨对轨的结构以提高输入电压摆幅,输出采用互补输出结构,使输出工作在甲乙类状态,以降低电路的功耗。     

低功耗CMOS电压基准源的设计

给出一低功耗、低温度系数的电压基准源电路的设计。其特点是利用工作在弱反型区晶体管的特性,该电压基准源采用CSMC 0.5μm,两层POLY,一层金属的CMOS工艺实现,芯片面积为0.036 75 mm2。测试结果表明:其最大工作电流不超过380 nA;在2.5~6 V工作电压下,线性调整率为0.025%;4 V输入电压;20~100℃范围内,平均温度系数为64 ppm/℃。以更小的面积,更低的功耗实现了电压基准源的性能。     

非带隙低功耗低温漂CMOS电压基准电路设计

通过Vth与VT(热电压)相互补偿原理,提出一种新型非带隙CMOS电压基准源,其输出基准电压具有极低温度系数.采用0.34μmFoundry18工艺模型和Candance Spectre EDA工具对电路进行模拟验证,获得以下结果:输出电压为552.845mV(T=27℃,VDD=3.3V),温度系数为1.98ppm/℃(-30℃℃～+130℃),功耗为21.85μw.电源电压从2.5V变到4.5V,输出电压的变化为0.15％(相对于VDD=3.3V时的输出).该电压基准源可望应用于高精度、低功耗IC系统的设计研发.     

一种无运放低压低功耗CMOS带隙基准电压源的设计

采用无运放电路结构,通过改进反馈环路和调整电阻的方法,设计了一种低电压低功耗的带隙基准电压源.相比传统有运放结构,电路芯片面积更小和具有更低的电流损耗,并且大部分电流损耗都用于产生输出电压.基于CSMC 0.5 μmCMOS工艺对所研制带隙基准电压源进行流片,测试结果表明,当电源电压大于0.85 V时,能够产生稳定的输...     

改进结构的低压低功耗CMOS带隙基准源

提出了一种低电压、低功耗、中等精度的带隙基准源,针对电阻分流结构带隙基准源在低电源电压下应用的不足作出了一定的改进,整体电路结构简单且便于调整,同时尽可能地减少了功耗.该电路采用UMC 0.18 μm Mixed Mode 1.8 V CMOS工艺实现.测试结果表明,电路在1 V电源电压下,在-20～30℃的温度范围内,基准电压的温度系数为20×10-6/℃,低频时的电源电压抑制比为-54 dB,1 V电源电压下电路总功耗仅为3μW.     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

低电压低功耗CMOS 5Gb/s串行收发器

设计并实现了一种使用0.13μm CMOS 工艺制造的低电压低功耗串行收发器.它的核心电路工作电压为1V,工作频率范围为2.5~5GHz.发送器包括一个20:1的串行器和一个发送驱动器,其中发送驱动器采用了预加重技术来抵消传输信道对信号的衰减,降低信号的码间串扰.接收器包括一个输入信号预放大器,两个1:20的解串器以及时钟恢复电路.在输入信号预放大器中设计了一个简单新颖的电路,利用前馈均衡来进一步消除信号的码间串扰,提高接收器的灵敏度.测试表明,收发器功耗为127mW/通道.发送器输出信号均方根抖动为4ps.接收器在输入信号眼图闭合0.5UI,信号差分峰-峰值150mV条件下误码率小于10-12.     

Wide-bandwidth CFOA with high CMRR performance

In this paper the authors analyze the conventional current-feedback operational amplifier (CFOA) in terms of common-mode-rejection ratio (CMRR) performance, and having identified the mechanism primarily responsible for the CMRR, they propose two new architecture CFOAs. These new CFOAs are further developed, and modified to provide improved bandwidth, AC gain accuracy and high CMRR performance. The key features of the two proposed new CFOAs are the designs of the internal voltage followers which have two separate biasing currents with a similar dynamic architecture to that of the conventional CFOA. The magnitude of one bias current determines the value of the maximum CMRR, and the second can be used to maximize bandwidth.     

一种低电源电压高精度带隙基准源的设计

如果要设计一个低电源电压的带隙基准源,就会遇到电源电压和带隙基准参考的性能之间的矛盾,这是因为带隙基准本身的失调和1/f噪声(又称闪烁噪声)所致。通过斩波技术的应用,带隙基准的输出精度得到大幅度的提升,同时1/f噪声也得到了有效的抑制。     

Low Voltage CMOS Power Amplifier with Rail-to-Rail Input and Output

This paper describes a CMOS power amplifier with rail-to-rail input and output, also suitable for low voltage applications. The amplifier uses Simple Miller Compensation with high bandwidth stage to robustly and power efficiently compensate the amplifier. Circuit also includes a common mode adapter block, based on resistive level shift network, to implement rail-to-rail input and optional adaptive biasing block, which can be used to extend bandwidth of the amplifier for large high frequency inputs in continuous-time applications. Measurement results show that the amplifier is capable of driving heavy resistive and capacitive loads having maximum output current exceeding 100 mA, when driving 1 nF ‖ 10 Ω load from 3.0 V supply. Without adaptive biasing the linear amplifier achieves 5.7 MHz unity gain frequency and 61^∘ phase margin when driving 1 nF ‖ 1 kΩ load, while drawing 2.4 mA from 1.5 V supply.