基于微程序技术的存储控制器的研究和设计

以一个应用于网络与通讯领域的SOC芯片研发项目为背景,设计了SOC芯片上的存储控制器.该存储控制器基于动态微程序控制技术,用RAM阵列来存储控制字,在SOC芯片初始化时由用户写入控制字,在芯片工作时,也可通过系统总线对RAM阵列进行写操作,使控制字能动态地改变.该结构的存储控制器具有高度的灵活性,可灵活地根据SOC芯片外接的存储器类型进行配置,能够与多种类型的存储器实现无缝连接使用.相比仅适用于某类型存储器的控制器,该存储控制器具有较大的应用优势.     

基于XML的通用接口通信调试系统设计实现

本文给出了一种基于XML的通用接口通信调试系统,文中给出接口调试系统的软件架构设计及各个功能模块的详细设计,并给出关键代码以及界面截图。接口通信系统利用XML技术配置并保存需要通信的接口协议以及过滤条件,每次软件启动时读取配置文件获取需要解析的协议类型及过滤条件并加载到内存中建立协议解析表,网络接收模块接收到网络数据后根据配置好过滤条件过滤报文并按照协议字段显示接收到的数据内容,同时通过界面输入方式支持向指定IP地址和端口号发送UDP数据报文。试验结果表明接口通信调试系统能够根据不同应用场景灵活配置并保存协议配置,减少接口调试模拟器的开发成本,具有较高的实用价值。     

基于USB接口的ARM嵌入式仿真器的设计

在分析了传统的嵌入式系统仿真器的优缺点之后,提出了一种基于USB接口、Actel公司的系统可编程器件及Angel调试协议的ARM仿真器,给出了硬件电路的设计.通过μClinux的USB接口编程实现底层通信,通过可编程逻辑完成JTAG协议的转换,可对目标机器进行在线编程和调试,实现人机交互及与第三方开发工具的交互.新的仿真器能够有效地提高系统调试性能.     

多核共享存储控制器中AMBA-AHB总线接口的设计

在基于IP复用的SOC设计中,片上总线作为SOC系统集成的互连结构,负责各种移植IP之间的正常通信.片上总线作为各设计模块通信的桥梁,成为了SOC设计中的关键问题.基于AMBA Rev2.0 AHB-Lite 总线协议,通过在存储控制器与AHB总线之间设计AMBA接口,实现系统专用网络据数处理引擎PE与嵌入式通用处理器...     

基于串口通信的YDG-1型RTU参数配置与调试系统的实现

以串口通信技术为基础,结合对RTU参数进行配置与调试的特点与应用需求,提出了该参数配置与调试系统的基本框架,并设计开发了该系统。该系统可视化好,交互性强,通过配置文件及RTU两种方式批量导入导出参数信息,提高了效率,克服了普通超级终端系统命令行输入及每次只能进行单个参数配置的不足。实践证明,该系统运行稳定,操作简单易行,为YDG-1型RTU参数配置与调试带来诸多方便。     

基于NoC的多核SoC片上调试构架

为解决基于NoC的多核SoC调试问题,提出一个片上硬件调试构架.详细分析了该构架的重要组成部分,调试代理及调试探测器.通过仿真验证了片上调试构架的功能,并针对逻辑综合的结果讨论了实现该调试构架的面积开销.     

基于CAN总线的四路舵机控制器的研究

本文设计了一种基于CAN通信总线的新型舵机控制器.该控制器考虑了谐波传动的随速度波动和低阻尼特点,以提高舵机系统控制品质为目标,采用增量式分段PID算法产生PWM信号,对舵机随动系统进行实时精准控制,并通过CAN2.0总线接口实现了微型计算机与CPU之间的实时变量传送,方便了程序的调试.测试结果表明,该控制系统具有抗干扰性能好、控制品质优等特点.     

基于RISC-V调试协议的片上调试系统设计与实现

为满足RISC-V架构生态中对RISC-V平台软件调试的需求,设计并实现了一种基于RISC-V调试协议的片上调试系统.该系统通过调试传输模块实现并隐藏调试模块内部寄存器访问逻辑,将其简化为JTAG串行信号实现与宿主机的交互,并通过调试模块实现了调试所必需的处理器全面监控与存储访问功能.在基本调试功能的基础上,进一步实现了总线直接访问、程序缓存和基于触发模块的触发功能,并在兼容RISC-V调试协议的情况下实现了事件序列触发功能.该片上调试系统依托于自研RISC-V处理器硬件平台,通过GDB与OpenOCD构成的宿主机软件环境进行功能测试.经过与其他RISC-V架构处理器对比和FPGA测试表明,该片上调试系统功能丰富,能够满足目前RISC-V平台调试的功能需求.     

基于Modbus协议的PLC远程控制

在工业控制中,可编程控制器（PLC）作为工业控制装置已得到广泛的应用。采用高度实时性、高可靠性的PLC通信技术,就成为构成性能优异的自动控制系统的关键所在。Modbus协议是应用于电子控制器的一种通用语言。通过此协议,可实现控制器与其他设备(上位机)之间的远程通信。本设计就是以实验室现有的PLC为对象,实现基于Modbus协议的上位机对PLC的远程控制。实现上位机对PLC的远程控制,最理想的通信媒介就是通常所用的网线,即非屏蔽双绞线（UTP）。这就需要建立在以太网之上,即TCP/IP协议之上的Modbus通信协议。本次设计主要完成了完成了硬件连接及梯形图程序的编写,实现了控制器对输出线圈的控制,在建立PLC与上位机网络通信时,完成了对PLC通信模块的配置和PC机与PLC基于以太网的连接,采用Modbus TCP调试软件进行通信测试,测试结果表明上位机与台达PLC两个从站均可建立稳定的Modbus通信。     

配置FANUC系统的数控机床的调试

数控机床是高度机电一体化的产品,随着他在我国制造业的普及使用,了解其控制原理、安装调试过程及故障维修方法显得日趋重要.以FANUC 0i系统加工中心的调试为例,介绍了配置FANUC系统的数控机床的一般调试步骤,同时也说明了数控加工中心各功能动作的实现过程.     

面向电子控制器的片上可调试性结构设计

提出一种满足电子控制器高可靠要求的片上调试结构。通过复用JTAG接口,可以消除冗余引脚带来的成本和体积开销,同时基于TAP控制器而设计的自定义指令,使得JTAG链路实现结构测试和功能调试的融合;针对调试命令与总线访问的协议转换需求,设计一种低开销与高效率的串并转换单元,配合外围的调试软件和协议转换器,实现全局地址空间的调试访问。实验结果表明,设计的调试结构使得调试时间平均缩短79.8%,面积开销下降16.73%,同时显著提高了调试链路的可靠性。     

一种双核SoC调试系统的设计与验证

调试系统的设计和验证是多核SoC设计中的重要环节。基于某双核SoC的设计,提出一个片上硬件调试构架,利用FPGA构建该调试系统的硬件验证平台。双核SoC调试系统验证平台利用System Verilog DPI,将RealView调试器、Keil C51及目标芯片的验证testbench集成在一起,实现了双核SoC调试系统的RTL级调试验证。利用该平台,在RTL仿真验证阶段可方便地对ARM和8051核构成的双核SoC进行调试,解决仿真中出现的问题,从而有效缩短设计周期,并提高验证效率。该双核SoC调试系统验证平台的实现对其他系统芯片设计具有一定的参考价值。     

On‐Chip Debug Architecture for Multicore Processor

Because of the intrinsic lack of internal‐system observability and controllability in highly integrated multicore processors, very restricted access is allowed for the debugging of erroneous chip behavior. Therefore, the building of an efficient debug function is an important consideration in the design of multicore processors. In this paper, we propose a flexible on‐chip debug architecture that embeds a special logic supporting the debug functionality in the multicore processor. It is designed to support run‐stop‐type debug functions that can halt and control the execution of the multicore processor at breakpoint events and inspect the possible causes of any errors. The debug architecture consists of the following three functional components: the core debug support block, the multicore debug support block, and the debug interface and control block. By embedding this debug infrastructure, the embedded processor cores within the multicore processor can be debugged simultaneously as well as independently. The debug control is performed by employing a JTAG‐based scanning operation. We apply this on‐chip debug architecture to build a debugger for a prototype multicore processor and demonstrate the validity and scalability of our approach.     

Debug Facilities in the TriMedia CPU64 Architecture

This paper describes debug facilities in the Philips TriMedia CPU64, which is an embedded processor core for multimedia applications. Its architecture provides a VLIW pipeline, support for 64-bit vector data, and virtual memory management. The debug hardware in the TriMedia CPU64 supports two complementary debug strategies. One strategy provides a snapshot of the processor state at certain moments in time, which is achieved by single-step execution and various breakpoint types. The other debug strategy provides continuous monitoring of the processor state by using a PC trace buffer. Precise exceptions are used to provide accurate context switching from application software to debugger software.     

基于多DSP系统的交叉调试系统的设计和实现

本文介绍了一种由多个DSP构建的并行处理系统,探讨了多DSP系统中实现交叉调试的方法,详细讨论了调试器和目标机调试的具体内容,给出了调试模式下的程序下载方式。实际应用显示,该交叉调试系统能够有效满足多DSP系统的调试需求,拥有较好的多处理器支持性能和较高的性价比。     

Data Invalidation Analysis for Scan-Based Debug on Multiple-Clock System Chips

To debug a digital chip with a scan-based debug methodology, the chip is stopped at a certain point in time in the application. The states of the flip-flops and the memory elements are observed and compared with the simulation results. If the chip contains multiple clock domains then these clock domains must be stopped simultaneously, otherwise some of the elements in one or more of the clock domains will capture old data/invalid data. The phenomenon of capturing invalid data is known as data invalidation. This paper describes the data invalidation problem in depth and presents a data invalidation detector circuit. An automated data invalidation analysis tool named DIAna is also presented. By means of experimental results for an industrial SOC, we show the amount of data invalidation that can occur during silicon debug.     

针对ARM SoC的Angel调试监控器实现与移植

本文阐述利用Angel目标监控程序构建一个有效而低成本的嵌入式系统调试方案，提高自主开发Garfield SoC系统方案的竞争力。首先从Angel原理入手。介绍调试系统的宿主机和Angel之间的ADP通信协议以及利用开源调试器GDB建立调试环境的方法。然后以软件断点为例剖析了Angel调试的具体实现，并且阐述将Angel移植到自主设计的SoC上的过程。此方法已成功应用于Garfield SoC平台。     

可重用片上仿真调试协议结构

提出了一种可重用片上仿真调试协议结构,基于此结构设计实现的片上仿真调试逻辑,简单高效,便于重用于新的芯片和新的体系结构.     

电子装备调试过程可靠性管理若干问题探讨

分析了电子装备调试试验与可靠性的关系,提出了对电子装备调试过程实施管理的工作要点和实施程序。总结了行之有效的管理方法。