CQFP专用测试插座选型及定位设计

陶瓷四面扁平封装是目前国内常用的封装形式,根据集成电路封装工艺要求,对封装后电路进行测试是集成电路生产过程中必不可少的关键工序之一,要进行电路测试以保证电路的外观、质量及可靠性,就需要设计并选用专用的测试插座。本文详细叙述了带陶瓷绝缘连筋CQFP-FR电路外形结构、专用测试插座结构、插座的选型及定位设计,可根据需求选择适用的插座定位方式。     

程控交换机专用接口电路的技术创新

程控交换机专用接口电路是上海贝岭公司拥有多项知识产权的大规模集成电路产品。本文以CSLIC电路(中国版用户接口电路)为例，详细介绍了上海贝岭公司在这种产品的设计、工艺、封装和工程分析等多个领域的技术创新成果。     

集成电路内部水汽含量的控制

简要叙述了集成电路封装内部水汽的形成；指出集成电路封装内部水汽主要是由封装环境气氛中的水份以及封装管壳和芯片表面吸附的水汽所造成的；论述了内部水汽引起集成电路电性能的退化，从而影响建成电路的可靠性。并介绍了纯氮气气氛保护封装、增加红外烘烤等控制集成电路内部水汽含量的措施。     

数字集成电路芯片微机检测法

用可编程并行接口8255A设计一个PC机的接口电路，该电路用来检测数字集成电路芯片的好坏，具有成本低、效率高、可靠性好等优点。     

集成电路封装热阻分析

集成电路热阻是集成电路特别是功率型电路的主要可靠性参数。在一定功率下,它决定了电路工作时的结温,在进行系统热设计、可靠性预计时都要考虑电路的热阻。集成电路热阻测试方法是我国微电子工业尚待解决的问题,也是当前研究重点之一。本文介绍采用统一热分布的标准芯片测试电路热阻的方法,并分析不同封装形式、不同粘片工艺、不同芯片面积以及不同生产厂对电路热阻的影响。     

IC封装中的热设计探讨

简要介绍了集成电路各项热阻的含义及热阻的测试方法,并从封装材料的热传特性、电路的封装形式以及电路的内部机械参数等方面,探讨了改善集成电路热阻的方法,供从事封装热设计的工程技术人员参考.     

封装气密性对半导体集成电路可靠性的影响

封装气密性的重要性已日益为人们所认识,在半导体集成电路的实际使用及可靠性研究过程中,已发现许多电路的失效是由于封装气密性差而引起的。为此,许多使用单位对半导体集成电路封装的气密性提出了种种要求。当然,在其它条件相同的情况下,气密性愈好,电路的可靠性愈好。但气密性要求愈高,必然要对封装质量提出更高的要求,而且将直接影响封装成品率,目前的检漏设备也不可能达到过高的检漏精度要求。因此,弄清楚封装气密性对电路可靠性的影响是十分必要的,它将有助于我们对集成电路的封装气密性提出一个合理的检验要求。     

使用“封装上系统”智能器件为经济型机顶盒供电

电子设备比几年前增加了许多功能,“片上系统”成为满足更高的电路复杂性和可靠性以及降低成本的需求的解决方案。 “片上系统”是指在同一个封装内组装两个集成电路的封装方法。这种新的封装方法满足了所有的单片集成电路解决方案无法满足的应用需求,特别是那些功率要求不断提高而专用的热设计的成本不能提高的交流-直流变流器、大功率系统和高压系统。     

使用"封装上系统"智能器件为经济型机顶盒供电

电子设备比几年前增加了许多功能，“片上系统”成为满足更高的电路复杂性和可靠性以及降低成本的需求的解决方案。“片上系统”是指在同一个封装内组装两个集成电路的封装方法。这种新的封装方法满足了所有的单片集成电路解决方案无法满足的应用需求，特别是那些功率要求不断提高而专用的热设计的成本不能提高的交流-直流变流器、大功率系统和高压系统。     

引线框架塑料封装集成电路分层及改善

分层是塑料集成电路封装过程和可靠性试验后常见的问题,如何解决分层问题是封装材料供应商、封装工程师、可靠性试验工程师共同研究与改善的课题。通过对封装产品结构、材料、工艺方法等方面进行深入的解析,详细阐述了引线框架塑料封装集成电路分层产生机理,描述了分层对集成电路的危害以及如何预防分层的发生,进而提出了有效的改善措施。结果表明,这些措施的应用能够有效预防分层问题的发生,提高塑料封装集成电路的可靠性。     

IC设计中的ESD保护技术探讨

ESD是集成电路设计中最重要的可靠性问题之一。IC失效中约有40%与ESD/EOS(电学应力)失效有关。为了设计出高可靠性的IC,解决ESD问题是非常必要的。文中讲述一款芯片ESD版图设计,并且在0.35μm 1P3M 5V CMOS工艺中验证,成功通过HBM-3000V和MM-300V测试。这款芯片的端口可以被分成输入端口、输出端口、电源和地。为了达到人体放电模型(HBM)-3000V和机器放电模型(MM)-300V,首先要设计一个好的ESD保护网络。解决办法是先让ESD的电荷从端口流向电源或地,然后从电源或地流向其他端口。其次,给每种端口设计好的ESD保护电路,最后完成一张ESD保护电路版图。     

基于STNMOS的混合电压I／O接口ESD保护

混合电压I／O接口的静电放电（electrostaticdischarge,ESD）保护设计是小线宽工艺中片上系统（SoC）设计的主要挑战之一。混合电压I／O接口的片上ESD保护既要避免栅氧可靠性问题,又要防止不期望的泄漏电流路径产生。这篇论文讨论了基于堆叠NMOS（Stacked—NMOS,STNMOS）的混合电压I／O接口的ESD保护设计构思和电路实现,通过不同ESD保护设计方案的比较,提出了一个最有效的保护方案。     

Reliability Analysis of Large Circuits Using Scalable Techniques and Tools

The rapid development of CMOS and non-CMOS nanotechnologies has opened up new possibilities and introduced new challenges for circuit design. One of the main challenges is in designing reliable circuits from defective nanoscale devices. Hence, there is a need to develop methodologies to accurately evaluate circuit reliability. In recent years, a number of reliability evaluation methodologies based on probabilistic model checking, probabilistic transfer matrices, probabilistic gate models, etc., have been proposed. Scalability has been a concern in the applicability of these methodologies to the reliability analysis of large circuits. In this paper, we develop a general, scalable technique for these reliability evaluation methodologies. Specifically, an algorithm is developed for the model checking-based methodology and implemented in a tool called Scalable, Extensible Tool for Reliability Analysis (SETRA). SETRA integrates the scalable model checking-based algorithm into the conventional computer-aided design circuit design flow. The paper also discusses ways to modify the scalable algorithm for the other reliability estimation methodologies and plug them into SETRA's extensible framework. Our preliminary experiments show how SETRA can be used effectively to evaluate and compare the robustness of different circuit designs.     

现代电子设备的可靠性设计技术

可靠性设计是现代电子设备可靠性保证体系的关键环节。阐述了电子设备可靠性设计的基本原则与实施途径，包括元器件的可靠性选用、电子线路的可靠性设计以及印制电路板的可靠性设计等。     

Solving 28 nm I/O circuit reliability issue due to IC design weakness

Integrated circuit (IC) reliability failure at field presents significant cost to both manufacturer and consumer. This paper targets reliability issue due to IC design weakness, presenting a case of 28 nm Input/Output (I/O) circuit reliability failure, and shows a complete work flow, starting from root cause identification using Final Test (FT) and failure analysis (FA), and ending with design retrofit to solve the issue. The work flow solves a 28 nm I/O reliability issue successfully (a narrow metal leads to EOS at field, and design retrofit is done to enlarge metal's current carrying capability). The work flow is applicable to solve general design related reliability problems.     

Overview on electrostatic discharge protection designs for mixed-voltage I/O interfaces: design concept and circuit implementations

Electrostatic discharge (ESD) protection design for mixed-voltage I/O interfaces has been one of the key challenges of system-on-a-chip (SOC) implementation in nano-scale CMOS processes. The on-chip ESD protection circuit for mixed-voltage I/O interfaces should meet the gate-oxide reliability constraints and prevent the undesired leakage current paths. This paper presents an overview on the design concept and circuit implementations of the ESD protection designs for mixed-voltage I/O interfaces without using the additional thick gate-oxide process. The ESD design constraints in mixed-voltage I/O interfaces, the classification and analysis of ESD protection designs for mixed-voltage I/O interfaces, and the designs of high-voltage-tolerant power-rail ESD clamp circuit are presented and discussed.     

某飞机APU进/排气门控制盒可靠性研究

对某飞机APU进/排气门控制盒的可靠性进行了分析,综合考虑器件、环境、电路设计等可靠性因素,依据国军标GJB/Z299C-2006《电子设备可靠性预计手册》中提供的方法,通过元器件可靠性预计法对控制盒的可靠性进行预计,并根据一般原理对提高控制盒可靠性的方法进行了探讨。对比及验证表明,控制盒设计合理,可靠性满足主机及系统要求。     

可靠性指标增长验证统计方案设计方法

在验收试验之前,在产品的研制过程中往往已有不少对产品的其他信息,比如产品各个阶段的试验信息;在产品的研制过程中,可靠性通常是增长的,因此这类数据符合可靠性增长指标要求。在设计可靠性指标验证方案时．充分地考虑了可靠性增长的信息,基于单调约束模型和Bogey试验设计方法,通过蒙特卡洛算法,给出一种可靠性增长验证统计方案的设计方法。     

军用电子设备的可靠性管理

可靠性管理同可靠性设计一样,是设备可靠性工作的重要内容。阐述了可靠性管理的 概念及特点,分析了设备寿命周期各阶段可靠性管理的主要内容,包括论证阶段、方案阶段 、工程研制阶段、定型阶段、生产阶段、使用阶段等,讨论了设备可靠性保证大纲的拟制依 据、内容以及评审要点。最后指出,可靠性管理虽然繁琐,只要按有关国军标的要求,科学 制定并严格执行可靠性保证大纲,就可以做好设备的可靠性管理工作,从而确保设备的可靠 性。     

Clocking Analysis, Implementation and Measurement Techniques for High-Speed Data Links—A Tutorial

The performance of high-speed wireline data links depend crucially on the quality and precision of their clocking infrastructure. For future applications, such as microprocessor systems that require terabytes/s of aggregate bandwidth, signaling system designers will have to become even more aware of detailed clock design tradeoffs in order to jointly optimize I/O power, bandwidth, reliability, silicon area and testability. The goal of this tutorial is to assist I/O circuit and system designers in developing intuitive and practical understanding of I/O clocking tradeoffs at all levels of the link hierarchy from the circuit-level implementation to system-level architecture.