一种灵活的包含嵌入式存储器的FPGA结构

近年来,集成电路制造工艺的巨大提高使得FPGA有能力实现大的数字系统电路.这些大的系统通常需要大量的存储器以存储数据.很多FPGA生产商已经推出了含有大的嵌入式存储器的FPGA芯片.然而,大多数学术方面的CAD工具只针对于同质的FPGA结构(即只包括逻辑模块和布线通道的FPGA结构).FPGA的布线结构通常被表示为RRG(布线资源图).本文将介绍一种包含嵌入式存储器模块的FPGA的灵活结构以及一种建立RRG的方法.文中我们对VPR(versatile placingand muting)进行了改进,使得VPR可以处理包含嵌入式存储器结构的FPGA的布局布线问题,同时保持了VPR的灵活性.     

自动布局布线程序

功述描述了用于规划芯片的自动布局布线程序。其特点是在单元电路版图实现之前进行布局布线以及布线是在单元内部进行，不存在专门的布线通道。这种布图模式，以多端网连接模型作为布局布线的连接模型，并以布线均匀作为主要的目标函数。 整个程序模块分为矩阵网格规划和布局，总体布线，端口分配三部分。在布局中采用最小切割算法。初始布线以布线均匀，连线长度最短为目标，并采用一个基于布线均匀的“重心“算法。通过再布线和通     

基于FPGA的高精度PWM发生器设计与实现

本文介绍了基于FPGA的高精度PWM发生器的设计方法和流程.本课题采用了自行设计的高速时序比较器,并对RTL级电路进行逻辑层优化和布局指导优化,最终实现了200MHz的时序收敛.整体设计通过了布局布线后仿真验证.本设计成功的应用到了一个电机控制器内部,实践表明本课题所提出的高精度PWM发生器设计方案是合理、有效的.     

一种FPGA抗辐射布线算法设计

随着集成密度的增大以及工作电压的降低,基于SRAM的FPGA芯片更加容易受到单粒子翻转的影响。提出了一种基于通用布局布线工具VPR的抗辐射布线算法,通过改变相关布线资源节点的成本函数,来减少因单粒子翻转引起的桥接错误,并与VPR比较下板测试结果。实验结果表明,该布线算法可以使芯片的容错性能提升20%左右,并且不需要增加额外的硬件资源或引入电路冗余。     

基于VPR的FPGA布局算法时延改进

基于模拟退火的现场可编程门阵列(FPGA)布局算法在计算关键度时存在一定的偏差。为此,提出一种FPGA布局时延改进算法。利用不同的模拟退火温度和交换接收率,以及前后2次布局的时延代价差,对FPGA布局的时延代价进行补偿。通过增加时延补偿模块来调整布局的代价函数,达到重新寻找布局过程中被遗弃的较优解的目的。实验结果表明,在MCNC基准电路上使用改进算法,布局的时延代价和线网代价分别比改进前的算法减少19.2%和0.5%。此外,电路的关键路径时延也得到了不同程度的改善,使得布局质量在各个方面都明显优于优化前的通用布局布线算法。     

用非常快速模拟重复退火算法实现的模拟电路模块布局

提出了基于非常快速模拟重复退火算法实现模拟电路模块布局的方法,该算法指数倍地快于传统的Cauchy 或 Bolzmann退火算法.其中使用一个滑行函数将绝对布局问题转化为相对布局问题,这样极大地减少了算法的搜索空间,而不会降低搜索成功率.价值函数根据模拟集成电路固有的特点设计而成,模拟电路设计者可根据电路的具体要求选择合适的网络长度估算器.使用最小steiner树方法的全局布线器与布局器同时工作,减轻了后续细节布线环节的工作量,并保证最后布局结果的可用性.最后,给出了使用该布局方法实现运算放大器的版图事例.     

DrPlace:基于深度学习的可布线性驱动布局算法

在集成电路物理设计的布局阶段,针对基于深度学习的布局算法结果可布线性较差的问题,在开源的DREAMPlace算法的基础上提出并实现了一种基于深度学习的可布线性驱动布局算法DrPlace.算法模型在总体上设计并实现了布局器的整体框架,集成了基于深度学习的可布线性驱动总体布局、可布线性驱动的合法化和详细布局.总体布局过程中...     

标准芯片单元可连通性的检测方法

介绍了一种标准芯片单元可连通性的检测方法,可以有效检测标准芯片单元的可连通性,在布局布线阶段之前,改进标准单元的版图,或者增加布局布线的约束条件,从而保证标准芯片单元的设计对布局布线的友好性。通过对标准芯片单元的检测和改进,可以有效提高芯片的整体可连通性,从而节约布局布线阶段的工作时间,减少开发周期,提高芯片良率。本方法可以实现标准芯片单元库的全覆盖检测,通过优化算法,可以在尽可能减少芯片测试工作量的前提下,实现90%以上的随机场景再现。通过在不同技术节点标准芯片单元检测中的应用,有效地捕获了标准芯片单元连通性的问题,在数字后端布局布线之前,改进或阻止了可能出现的不友好场景,提升了芯片后端设计的效率。     

门阵列布局与全局布线合并算法

本文提出了一种门阵列的布局与全局布线的合并算法(简称合并算法)。合并算法将布局和全局布线两过程合为一体,在布局的过程中考虑全局布线,同时利用布线信息指导布局,从而有效地利用了布局和全局布线信息,以较少的代价获得全局优化结果。合并算法成功地克服了传统的布局和全局布线分阶段设计的布图设计模式所固有的缺点。     

DW最短路径算法及在逻辑图自动布线中的应用

提出了基于Dijkstra最短路径算法的动态权值最短路径算法，并对该算法提出了优化措施。基于优化的最短路径算法，在芯片分析软件中实现了逻辑图中的两点间自动布线的功能，并在此基础上实现了拖动元件过程中的重布线功能。该算法能够在尽量减少布线交叉和转角的基础上减少布线长度，使得逻辑图清晰易读，提高了芯片反向工程后端电路分析的效率。     

高层次综合的实有化逻辑图自动生成关键技术的研究

研究的逻辑图自动生成系统是“九五”微电子重点科技预研项目的成果“实用化专用集成电路高层次自动化设计系统－Talent系统”的子系统,该系统通过对电路网表有效的识别与划分、逻辑单元的布局及互连信号线的布线等,自动生态具有一定逻辑功能且布局美观规范的逻辑原理图。该文重点研究逻辑图自动生成实用化过程中的关键技术,将人工智能基于规则的知识表示与形式化算法相结合,提出有效的自动布局方法;应用模式识别理论和方法解决逻辑图的自动布线问题,提出基于决策树的通道分配方法,并设计一套完整的规则体系;进而,文中给出详细的划分模型,并在此基础上,结合逻辑原理图的特点实现了两种有效的划分算法：（1）种子生成的构造式划分算法;（2）迭代改进划分算法。其中算法（1）的设计思想主要源于贪婪构造,而算法（2）则对经典的最小分割划分算法Kernigham－Lin算法进行改进。基于上述研究实现的逻辑图自动生成系统,能够在很短的时间内生成美观规范、可读性好的逻辑图,为整个系统实用化做出了贡献。     

多级逻辑综合及逻辑图自动生成

本文重点讨论多级逻辑综合,连线表自动生成并绘出逻辑图。文中阐述了多级逻辑综合算法及逻辑图自动生成的布局、布线算法,给出了主要框图和连线表的生成方法,以及由网表转换为逻辑线路描述语言的接口程序框图,还介绍了在X-Window环境下根据网表直接生成逻辑图的实现方法。     

A new forwarding address for next generation networks

The forwarding address plays an important role in constructing a communication network.In this paper,a new forwarding address suitable for next generation networks named the vector address(VA) is proposed which is different from the forwarding address coding methods of current networks.The characteristics of the VA are analyzed.Complex network theory and a theoretical analysis method are introduced to study the average address length of the VA when used to construct a global network.Simulation experiments in a practical network topology model are carried out to validate the results.The results show that not only can the VA construct a simpler,more secure,and more scalable network,but it also can accommodate many more users than an Internet Protocol(IP) network with the same address length.     

电缆网电路图自动布图算法的研究与系统实现

针对电缆网电路图的自动生成问题,在借鉴传统电路原理图自动布图的行列布局与通道布线思想的基础上,同时结合电缆网电路图的特点,提出了先位号行定位,再点号列定位的自动布局算法,并在两相邻位号间形成的行通道与相邻点号间形成的列通道间进行通道布线。算法成功应用于自主研发的电缆网电路图自动布图系统。系统能够根据电缆网表中的元器件连接信息,自动生成逻辑功能正确且布图美观规范的电缆网电路图,系统已被多个航天研究所在火箭、导弹的电缆网设计工作中采用,显著提高了电缆网设计工作的自动化程度。     

Petri nets based FPGA controller of PDP sustainer with half‐voltage energy recovery circuit

This paper proposes a FPGA controller design of a driver circuit based Petri nets for the Plasma Display Panel (PDP). In such a driver circuit, complicated control logic is required in the PDP sustainer circuit to implement the sustaining voltage waveform. The control logic has the zero‐switching behaviour for the driver circuit to provide better efficiency for the driving circuit. Conventionally, the VHDL programmer does not have a systematic way to program the control logic. Time delay problem of logic components in logic controller may occur under high frequency operation. With the help of the proposed Petri nets approach, the VHDL programming for the PDP driver circuit can be easier in a systematic way. Also, this paper illustrates three types of sustainers with Petri nets based FPGA controller. The basic full‐bridge and full‐voltage sustainers are used to compare the performance with the proposed half‐voltage sustainer. Details of the circuit operation are described. From the experimental results, the performance such as efficiency, luminance, and gamma curve are assessed to show the effectiveness of the proposed half‐voltage sustainer. It is believed that the proposed Petri nets based control circuit is very powerful for the practical application of the PDP sustainer circuit. Copyright © 2010 John Wiley and Sons Asia Pte Ltd and Chinese Automatic Control Society     

VLSI定时驱动布局算法

定时驱动布局算法是改善ＶＬＳＩ性能的重要措施，现有算法主要建立在面向网络和面向通路两种技术之上，仅获得局部最优解．本文以获得全局最优解为目标，从电路逻辑结构和传输延时出发，提出了面向电路最大延时的布局算法．实验表明，本算法是有效的．     

一种基于GEP的演化硬件复杂电路优化算法

演化硬件是近年来新兴的研究热点,它是演化算法和可编程逻辑器件相结合而形成的硬件设计新方法。在演化硬件中门电路的优化设计是一个重要的研究领域。提出一种新的基于基因表达式程序设计（GEP）的算法来进行复杂优化电路的设计,通过仿真实验表明,该算法不仅收敛速度快,而且还能利用该算法优化大规模的门电路,克服了传统优化方法的求解速度慢甚至不收敛等缺点。该算法较传统的电路优化方法更简单、更高效。     

逻辑图自动生成研究

本文提出一种逻辑图自动生成的策略,并在LOD系统中得到实用.利用功能或结构信息进行结构优化,对触发器等元件以宏单元形式出现;横向上网格化,由输入到输出逐级定位,纵向上利用PO锥,按连接关系来定位;使用通道进行走线.横向的网格化和纵向的连续性相结合,使得作出的逻辑图层次分明,可读性及美观性都满足要求。     

RAID光纤通道适配器设计

在RAID光纤通道系统中,采用光纤接入来提高附网RAID带宽及其通道数传率,改写控制卡BIOS及驱动程序进一步挖掘其性能潜力,设计通道硬联逻辑使数据能高效直接传输到本机和网络用户。提出了用硬件描述语言VHDL描述RAID通道适配器模型。     

数字时钟锁相环的设计与实现

数字锁相环电路已在数字通信、无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。在高密度可编程逻辑器件（FPGA）中,根据实际要求,设计FPGA专用数字锁相环电路,可充分利用器件资源,同时把一些相关的数字电路组合在一起,不仅提高了系统的集成度和可靠性,降低了功耗,降低了成本,而且可以使电路性能得到明显改善。