硅膜厚度对SOI栅控混合管性能的影响

本文分析了ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）栅控混合管（ＧＣＨＴ）中硅膜厚度对器件短沟道效应、阈值电压、亚阈斜率、零栅压电流的影响,讨论了结构参数、工艺参数对硅膜厚度作用的影响．研究表明,与常规ＳＯＩＭＯＳ器件相比,ＳＯＩ栅控混合管具有较低的硅膜厚度灵敏度,改善了深亚微米常规ＳＯＩＭＯＳ器件由于硅膜厚度的影响而性能下降的问题,以独特的工作方式为深亚微米器件的发展提供了新思路     

为SIMOX SOI结构的硅膜和二氧化硅埋层厚度模型

本文提出了一个为SIMOX SOI结构的硅膜和二氧化硅埋层厚度解析模型,适用于0.7—2.0 ×10~(18)cm~(-2)剂量范围和50—300keV能量范围,模型与实验测量在大剂量和低能量情况下仍附合较好。本模型对SIMOX工艺优化设计和发展VLSI TCAD具有参考价值,同时给出了在常规氧注入能量(如150keV)下用增大剂量方法制备TF SOI结构的理论依据。     

薄膜全耗尽SOI短沟道MOSFET准二准电流模型

本文在分析薄膜全耗尽ＳＯＩ器件特殊物理效应的基础上，建立了可细致处理饱和区工作特性的准二维电流模型。该模型包括了场效应载流子迁移率，速度饱和以及短沟道效应等物理效应，可以描述薄膜全耗尽ＳＯＩ器件所特有的膜厚效应，正背栅耦合（背栅效应）等对器件件特性的影响。并且保证了电流，电导及其导数在饱和点的连续性。将模型模拟计算结果与二维器件数值模拟结果进行了对比，在整个工作区域（不考虑载流子碰撞离化的情况下）     

薄膜全耗尽SIMOX／SOIMOSFET中单晶体管Latch引起的器件性能蜕变实验研究

本文对ＳＩＭＯＸ／ＳＯＩ全耗尽Ｎ沟ＭＯＳＦＥＴ中单晶体管Ｌａｔｃｈ状态对器件性能的影响进行了实验研究．实验结果表明，短时间的Ｌａｔｃｈ条件下的电应力冲击便可使全耗尽器件特性产生明显蜕变．蜕变原因主要是Ｌａｔｃｈ期间大量热电子注入到背栅氧化层中形成了电子陷阱电荷（主要分布在漏端附近）所致．文章还对经过Ｌａｔｃｈ应力后，全耗尽ＳＯＩ器件在其他应力条件下的蜕变特性进行了分析．     

高温薄膜SOI MOS器件硅膜厚度的设计考虑

根据薄膜ＳＯＩ ＭＯＳ器件的特点和高温应用的特殊考虑，采用计算机模拟技术，得出最大耗尽层宽度ｘｄｍａｘ和衬底掺杂浓度ＮＢ及温度Ｔ的关系曲线。研究结果表明，在常温下ｘｄｍａｘ随ＮＢ的增大而减小当ＮＢ一定时，ｘａｍａｘ随温度的升高而减小。因此，为满足薄膜器件的硅膜厚度ｄＳｉ小于ｘｄｍａｘ的条件及温度应用的特殊要求，高温薄膜ＳＯＩ ＭＯＳ器件ｄＳｉ的设计必须考虑ＮＢ和温度的综合影响。     

全耗尽SOI MOSFET及CMOS／SOI电路的研究

采用ＳＩＭＯＸ材料，研制了一种全耗尽ＣＭＯＳ／ＳＯＩ模拟开关电路，研究了全耗尽ＳＯＩ ＭＯＳ场效应晶体管的阈值电压与背栅偏置的依赖关系，对漏源击穿的Ｓｎａｐｂａｃｋ特性进行分析，介绍了薄层ＣＭＯＳ／ＳＩＭＯＸ制作工艺，给出了全耗尽ＣＭＯＳ／ＳＯＩ电路的测试结果。     

短沟道CMOS／SIMOX器件及电路的辐照特性研究

利用薄膜全耗尽ＣＭＯＳ／ＳＯＩ工艺成功地研制了沟道长度为１．０μｍ的薄膜抗辐照ＳＩＭＯＸＭＯＳＦＥＴ、ＣＭＯＳ／ＳＩＭＯＸ反相器和环振电路，Ｎ和ＰＭＯＳＦＥＴ在辐照剂量分别为３ｘ１０５ｒａｄ（Ｓｉ）和７ｘ１０５ｒａｄ（Ｓｉ）时的阈值电压漂移均小于１Ｖ，１９级ＣＭＯＳ／ＳＩＭＯＸ环振经过５ｘ１０５ｒａｄ（Ｓｉ）剂量的电离辐照后仍能正常工作，其门延迟时间由辐照前的２３７ｐｓ变为３２８ｐｓ。     

深亚微米薄膜全耗尽SOI MOSFET的强反型电流模型

本文在分析ＦＤＳＯＩＭＯＳＦＥＴ特殊物理结构的基础上提出了一个新的适用于深亚微米器件的强反型电流物理模型．模型包括了大部分的小尺寸器件效应如迁移率下降、沟道调制、载流子速度饱和、漏致电导增强（ＤＩＣＥ）和串联Ｓ／Ｄ电阻等．该模型最大的优越性在于线性区和饱和区电流可以用同一个简单的表达式描述，确保了电流及其高阶导数在饱和点连续．将模型模拟计算结果与实验结果进行了对比，当器件的沟道长度下降到深亚微米区域时，二者吻合得仍然很好     

为SIMOX SOI结构的硅膜和二氧化硅埋层厚度模型

本文提出了一个为ＳＩＭＯＸＳＯＩ结构的硅膜和二氧化硅埋层厚度解析模型，适用于０．７—２．０×１０１８ｃｍ－２剂量范围和５０—３００ｋｅＶ能量范围．模型与实验测量在大剂量和低能量情况下仍附合较好．本模型对ＳＩＭＯＸ工艺优化设计和发展ＶＬＳＩＴＣＡＤ具有参考价值，同时给出了在常规氧注入能量（如１５０ｋｅＶ）下用增大剂量方法制备ＴＦＳＯＩ结构的理论依据．     

SOI／SDB超薄膜全耗尽隐埋n沟MOSFET的解析模型

本文给出了基于SDB材料的无PN结超薄膜全耗尽隐埋n沟型MOSFET的较明确的物理模型,详细分析了它的导电机理,给出了解析表达式.并将本模型的计算结果与实验结果进行了比较,同时进行了一些讨论.     

异质栅全耗尽型应变硅 SOI MOSFET二维解析模型*

本文首次并建立了异质栅全耗尽型应变Si SOI (DMG SSOI) MOSFET的二维表面势沿沟道变化的模型．并对该结构的MOSFET的短沟道效应SCE (short channel effect),热载流子效应HCE(hot carrier effect),漏致势垒降低DIBL (drain induced barrier lowering)和载流子传输效率进行了研究．该模型中考虑以下参数：金属栅长,金属栅的功函数,漏电压和Ge在驰豫SiGe中的摩尔组分．结果表明沟道区的表面势引进了阶梯分布,正是这个阶梯分布的表面势抑制了SCE,HCE和DIBL．同时,应变硅和SOI(silicon-on-insulator)结构都能提高载流子的传输效率,特别是应变硅能提高载流子的传输效率．此外阈值电压模型能者正确表明阈值电压随栅长比率L2/L1减小或应变Si膜中Ge摩尔组分的降低而升高．数值模拟器ISE验证了该模型的正确性．     

SOI／SDB薄膜全耗尽隐埋n—MOSFET导电机理研究

本文详细研究了SOI/SDB薄膜全耗尽隐埋n沟 MOSFET的器件结构及导电机理,建立了明确的物理解析模型,给出了各种状态下器件工作电流的解析表达式。最后,将解析模型的计算结果与实验数据进行了比较和讨论。     

N+多晶硅栅薄膜全耗尽SOI CMOS器件与电路的研究

选用SIMOX(Separation by Implantation of Oxygen)衬底材料,对全耗尽SOI CMOS工艺进行了研究,开发出了N 多晶硅栅全耗尽SOI CMOS器件及电路工艺,获得了性能良好的器件和电路。nMOS和pMOS的驱动电流都比较大,且泄漏电流很小,在工作电压为3V时,1．2μm101级环振的单级延迟仅为50．5ps。     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管.详细研究了器件的背栅特性.背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响.相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启.还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

SOI LDMOSFET的背栅特性

在绝缘体上硅衬底上,制备了栅长为0.5μm的低势垒体接触结构和源体紧密接触结构的横向双扩散功率晶体管. 详细研究了器件的背栅特性. 背栅偏置电压对横向双扩散功率晶体管的前栅亚阈值特性、导通电阻和关态击穿特性均有明显影响. 相比于源体紧密接触结构,低势垒体接触结构横向双扩散功率晶体管的背栅效应更小,这是因为低势垒体接触结构更好地抑制了浮体效应和背栅沟道开启. 还介绍了一种绝缘体上硅横向双扩散功率晶体管的电路模型,其包含前栅沟道,背栅沟道和背栅偏置决定的串联电阻.     

背栅应力对LOCOS隔离的SOI器件背栅阈值电压的影响

LOCOS隔离的SOI器件的性能强烈依赖于其背栅特性,而背栅应力会影响到背栅的特性。常温下在SOI器件的背栅上施加大电压并持续30秒以上可以显著改变背栅的阈值电压。这种改变是稳定的和时不变的。对NMOS加正的背栅压和对PMOS加负的背栅压都可以提高其背栅阈值电压。实验结果表明沿着硅岛的边缘有一条从源到漏的寄生漏电通道,而且将栅,源,漏接地并在背栅上加大的偏压可以强烈影响漏电通道。因此我们可以得到结论,背栅应力会影响与漏电流直接相关的背栅阈值电压。     

0.15μm薄膜全耗尽MOS／SOI器件的设计和研制

利用自己开发的二维数值深亚微米SOI器件模拟软件,较为详细地分析了沟道长度小于o.2μm的 SOI器件的阈值电压特性、穿通和击穿特性、亚阈值特性以及直流稳态特性等.通过这些模拟和分析计算,给出了沟道长度为0.18、0.15和0.1μm的薄膜全耗尽 SOI／MOS器件的设计方案,并根据该设计方案成功地研制出了性能良好的沟道长度为0.15μm的凹陷沟道 SOI器件.沟道长度为0.15μm薄膜全耗尽凹陷沟道SOI器件的亚阈值斜率为87mV/dec,击穿电压为1.6V,阈值电压为0.42V,电源电压为1.5V时的驱动电流为1.85mA,泄漏电流为0.5pA/μm沟道宽度.     

薄膜全耗尽应变Si SOI MOSFET特性模拟与优化分析

研究了应变Si沟道引入对薄膜全耗尽SOI MOSHET器件特性的影响,并分析了器件特性改进的物理机理.与传统的SOI MOSFET结构相比,器件的驱动电流和峰值跨导都有明显提高,对n-FET分别为21%和16.3%,对p-FET为14.3%和10%.应变si沟道的引入还降低了器件的阈值电压,这有益于集成电路中供电电压的降低和电路功耗的减小.另外,本文还对新结构中的Ge含量进行了优化分析,认为当Ge含量为30%时,器件有较好的电特性,而且不会增加器件制作的工艺成本.     

超薄SOI应用SALICIDE技术的薄膜厚度优化研究

在ＳＯＩ材料上采用钴自对准硅化物技术，研究了减薄后的ＳＯＩ上钴溅射厚度的优化问题，着重分析了在硅膜厚度一定时钴膜厚度改变、钴膜厚度不变而硅膜厚度变化对硅化物形成后薄层电阻的影响。实验表明，采用Ｔｃｏ：Ｔｓｉ≈１：３．６的近似方法优化钴度膜厚度，会得到薄层电阻最低的硅化接触，改善其接触特性。