H.264中二进制化编码器的FPGA实现

H.264是最有前景的视频压缩标准,熵编码是其中重要的一环,但算法比较复杂,执行速度不高.对熵编码中的二进制化器进行改进,提出一种基于流水线的FPGA结构.对软件流程进行部分改进以提高速度,采用流水线及并行处理技术设计整个电路.在Spartan3 FPGA上实现该电路,编码速度达1bit/cycle,最高时钟频率可达100 MHz.     

H.264中二进制算术编码的硬件实现

H.264标准中的二进制算术编码算法复杂,用软件实现起来速度慢,编码一个信号需要多个时钟周期。结合硬件实现特点,对算法流程进行合理优化,采用流水线设计方法,电路结构采用Verilog HDL进行RTL级描述,在Synplify平台上进行FPGA综合,介绍了H.264中二进制算术编码的FPGA实现方案。编码速度达到1 b/cycle,工作频率达到75.7 MHz,完全可以应用于视频图像的实时编码中。     

反熔丝FPGA布局布线算法研究

介绍了反熔丝FPGA及其布局布线算法的研究现状,讨论了目前最为流行的FPGA布局布线的基本原理与实现方式.针对反熔丝FPGA的结构对布局布线算法进行了改进,并在CAD实验平台上实现了改进算法.为了验证改进算法的性能,提出一种常见结构的反熔丝FPGA,并针对几个典型电路进行布局布线.实验结果表明,改进算法可以提高反熔丝FPGA布局布线的效率以及电路速度.     

流水线技术在基于FPGA的DSP运算中的应用研究

流水线技术是FPGA设计速度优化的有效方法之一。通过不同流水线级数和不同位宽的加法器和乘法器综合数据的对比,说明在用FPGA实现数字信号处理硬件化运算中流水线技术的有效性和选择方法。对流水线应用中设计方法的选择、流水线首次延时和寄存器触发时间、嵌入式存储器块的使用、控制流水线和数据流水线的划分等需要注意的关键问题进行了简要分析。     

基于泡沫挤压的图像流水线设计与FPGA验证

在图像处理器中,图像处理过程具有待处理像素量大、处理过程复杂以及数据传输通道多等特点,因而图像处理器存在着处理速度慢的问题。针对该问题,文中提出一种具有泡沫挤压功能的图像流水线FPGA设计方案,并在Xilinx公司的Virtex XC6VLX550T FPGA芯片上对该FPGA实现方案进行了验证和综合,结果表明本设计方案的正确性且同基本流水线相比该流水线设计能够在不大量增加电路资源的情况下提高图像处理器的处理速度。     

一种改进的PMF—FFT短码捕获方法

提出了一种改进的PMF-FFT短码快速捕获方法.该方法将大规模并行相关器与PMF-FFT捕获结构结合起来,利用大规模并行相关器实现接收信号与本地码的分段匹配相关,将部分相关结果进行FFT运算实现对信号载波频偏的搜索,大大提高了PMF-FFT的捕获速度.Matlab仿真结果表明,该方法可以在低的信噪比之下实现对GPS短码的快速捕获.捕获电路的设计基于流水线,资源复用等硬件设计思想,利用较少FPGA资源,在一片FPGA内实现了对短扩频码的实时的快速捕获.     

基于AVS视频标准的熵编码器的FPGA设计

AVS视频标准中的熵编码部分是将语法元素与量化系数进行Exb-Golomb编码与存储的重要环节。为了进一步提高熵编码器的效率,本文采用了一种检测＂哥伦布首位1＂的FPGA实现算法,用（run,level）联合坐标寻址查找2D-VLC码表,并用FIFO进行暂存和输出码流的方法,降低了运算量以及硬件资源,提高了运行速度。该Exb-Golomb熵编码器已通过RTL（Register Transfer Level）级仿真和综合,占用硬件资源LUT6359门,相比其他同类设计的AVS熵编码器,大大减少了硬件资源的占用。     

基于FPGA的高效FIR滤波器设计与实现

给出了一种基于FPGA的数字滤波器的设计方法.该方法先通过MATLAB设计出一个具有具体指标FIR滤波器,再对滤波器系数进行处理,使之便于在FPGA中实现,然后采用基于分布式算法和CSD编码的滤波器结构进行设计,从而避免了乘法运算,节约了硬件资源,其流水线的设计方式也提高了运行速度.Matlab和Modelsim防真表明,该设计功能正确,能实现快速滤波     

JPEG2000算术编码器的算法优化和VLSI设计

研究了JPEG2000算术编码器的算法和电路实现.提出了重归一化规程的一种新的顺序结构,通过添加独立的总移位次数预测规程,使得编码算法可以一次性顺序完成当前上下文的处理.据此设计了具有从流水线的三级流水线电路结构,流水线用于处理无编码字节输出的常规情况,从流水线单独处理编码字节的输出,从而有效缩短了各级电路的关键路径延...     

RISC-V指令集子集RV32I的译码电路设计与优化

面向RISC-V处理器五级流水线数据通路，设计了基于FPGA的RISC-V指令集子集RV32I的指令译码电路。电路分为主译码电路和程序计数器输入选择(PCSel)译码电路，使用Verilog HDL编程设计，并进行了系列优化:使用时序约束工具分析时序状态，设定约束后对电路进行综合，降低电路延迟;利用无关项化简组合逻辑，减少模块输入输出项，减少电路级联;构建独立的32位串并行数值比较器;插入流水线，提高电路工作频率。电路基于FPGA芯片CycloneⅣEP4CE6F17C6进行设计，使用Quartus Prime 17.1对电路进行仿真，仿真结果表明:在Slow 1 200 m V 85℃条件下，指令译码电路达到295.6 MHz的工作频率，相比同类设计具有高速和低资源消耗的特点。     

H.264/AVC硬件解码器设计及其验证策略

提出了一种H.264/AVC硬件解码器的SOC/ASIC设计方案,并在实现电路的基础上,重点分析了基于文中的硬件设计方案的验证策略。该设计方案已经在基于FPGA的验证平台上通过功能原型验证,结果证明,这是一个完全可行的H.264/AVC硬件解码设计方案。     

一种改善H.263图像质量的方法

提出了一种保护图像中最重要的边缘信息的量化策略.仿真结果表明,与普通量化方法(如TMN系列代码)相比,新方法以较小的运算量为代价使边缘信息得到有效保护,从而在降低码率的同时更好地保持了图像的质量.     

FPGA architecture of the LDPS Motion Estimation for H.264/AVC Video Coding

Motion estimation is a highly computational demanding operation during video compression process and significantly affects the output quality of an encoded sequence. Special hardware architectures are required to achieve real-time compression performance. Many fast search block matching motion estimation (BMME) algorithms have been developed in order to minimize search positions and speed up computation but they do not take into account how they can be effectively implemented by hardware. In this paper, we propose three new hardware architectures of fast search block matching motion estimation algorithm using Line Diamond Parallel Search (LDPS) for H.264/AVC video coding system. These architectures use pipeline and parallel processing techniques and present minimum latency, maximum throughput and full utilization of hardware resources. The VHDL code has been tested and can work at high frequency in a Xilinx Virtex-5 FPGA circuit for the three proposed architectures.     

H.264解码器的ASIC解决方案及其FPGA验证平台

论述了H.264解码器的ASIC(专用芯片)解决方案及其FPGA验证平台.该方案比常见DSP解决方案有更快的解码速度和更低的能耗,解决了H.264解码器由于算法复杂性增大带来的速度和能耗问题.鉴于大规模SoC芯片验证的复杂性,还比较详细地介绍了该芯片基于FPGA的验证平台.     

H.264指数哥伦布码解码部件的硬件设计和实现

提出了一种针对H.264视频编码标准的变长码-指数哥伦布码解码的硬件设计结构,对传统的桶形移位器进行优化,主要采用基于PLA的并行解码算法以达到实时解码,同时辅助使用串行解码算法降低硬件资源消耗,保证在能够对符合H.264标准baseline Profile的码流实时解码的基础上优化了电路资源,给出实现该硬件结构对应的FPGA仿真结果及其ASIC硬件规模.     

双核处理视频压缩系统的设计与实现

针对目前视频处理平台单核运算、效率不高、升级不方便的特点,提出了DSP＋FPGA双核并行处理的新型体系结构,同时发挥DSP能够高速处理数字信号和FPGA善于控制大数据量吞吐的特性,快速有效地实时实现了CIF格式图像的H．264视频压缩算法;同时对H．264视频压缩标准的快速预测算法进行了研究,并针对DSP硬件及指令特点实现了代码优化．结果表明DSP＋FPGA双核联合使用,提高了系统执行效率和灵活性,在压缩速度和压缩质量上都取得了良好的效果．     

H.264解码器的帧内预测优化

通过对H.264帧内预测加以优化,以提高其速度。采用4×4块级流水线方式代替串行处理方式,以及自适应的流水线协调不同种类块、不同预测模式下的帧内预测,用四路并行的多功能处理单元在1个周期内计算出1列4个像素点的预测值;以“种子”法取代平面预测模式的直接计算方式。基于FPGA开发平台设计出优化后的预测电路,验证结果表明,优化电路处理一个宏块平均只需196个时钟周期。     

H.264/AVC解码中帧内预测的硬件实现

根据H．264／AVC的特点，设计出一种适合于帧内预测解码的硬件实现方式，并且引入了帧场自适应模式，有利于提高解码效率，并将该结构配合其他设计好的解码器模块，在FPGA上实现了标准清晰度的H．264视频的实时解码。     

一种BCH码的新型译码方法及其FPGA器件实现

介绍了一种新型的BCH码的译码方法,并给出了该译码算法的FPGA器件实现方法。与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、体积小、性能稳定等特点。     

一种基于虚拟地址页的异步FIFO的FPGA设计与实现

为了实现异步时钟域之间数据高速、稳定的传输,文章设计了一个基于FPGA的异步FIFO.采用格雷码作为地址编码,引入虚拟地址页来产生标志位.并用Verilog HDL语言描述了深度为16的异步FIFO,在ALTERA的Cyclone系列FP-GA上对电路进行了验证.根据逻辑分析仪观测的结果可知,设计的异步FIFO可以稳定工作在100MHz时钟,达到了高速电路的设计要求.最后对设计进行了最坏情况的理论分析,证明了设计很好地避免了亚稳态问题.