SMA：一种新的多线程处理器模型

本文提出一种新的多线程处理器模型,它结合了前瞻性执行机制和多线程执行机制,既能从更大的指令窗口中开发出更多的ＩＬＰ,又能屏蔽各种长延迟操作,达到较高的资 源利用率。本文深入讨论了ＳＭＡ模型及其特点,并进行了初步的性能分析。     

前瞻性执行超标量处理器的性能分析模型

前瞻性执行技术是一种提高超标量处理器性能的有效技术,为了分析前瞻性执行的超标量处理器的性能潜力。     

冗余多线程结构的重命名寄存器配对共享分配策略

同时多线程处理器允许多个线程同时执行,一方面提高了处理器的性能,另一方面也为通过线程冗余执行来容错提供了支持.冗余多线程结构将线程复制成两份,二者独立执行,并比较结果,从而实现检错或者容错.冗余多线程结构主要采用ICOUNT调度策略来解决线程间资源共享问题.然而这种策略有可能造成"饥饿"现象,并降低处理器吞吐率.提出一...     

Solaris多线程体系结构研究及多线程应用

本文介绍了从单线程向多线程操作系统过渡的原因 ,着重论述了Solaris双层多线程体系结构模型、多线程同步机制与函数接口 ,并对多线程实例进行了剖析。     

多线程体系结构现状及发展

一、引言多线程体系结构结合了数据流结构和传统的冯氏控制流结构,既保持了指令执行的高性能,又实现了处理器的高效率,是一种通用而高效的延迟隐藏技术。早期的多线程体系结构可以追朔到CI)巳6600和HEP,现今的多线程处理器中的很多技术都可以在它们那里找到踪迹。     

超标量处理器中重排序缓冲器的研究

介绍了重排序缓冲器实现思想与硬件结构,并提出了增加结果锁存器和将重排序缓冲器由集中式改为分布式的设计,,来降低重排序缓冲器设计复杂度的方案.     

多线程体系结构的几个核心问题

多线程计算机是控制流计计算机发展的融合,它是一种多指令流多数据流（ＭＩＭＤ）计算机,其特征首先表现在体系结构上。本文分析了多线程体系结构若干核心问题,并对多线程计算机的性能评价方法展开了初步的探讨。     

新一代并行多线程处理机体系结构2

随着微电子技术的发展，单个芯片可以集成越来越多的晶体管。目前的预测是，在未来的十五年，十亿晶体管可以做在一个芯片上。如何充分利用这巨大的资源，计算机体系结构设计者纷纷提出了许多建议。本文在探讨处理机体系结构发展过程的基础上，提出了一种新的“并行多线程体系结构－ＰＭＡ”。     

两级分配多可用重命名寄存器

提出了一种新的寄存器重命名机制——两级分配多可用重命名寄存器,简称2L-MuRR,其特点如下：（1）对重命名寄存器文件（RRF）的占用要经过两级重命名和分配过程,减少了无效占用时间.（2）RRF被划分为多个不同宽度的字段,根据目标值的大小进行按字段分配,这样使每个重命名寄存器都是多可用的.（3）同一重命名寄存器内的多个目标值的写（或读）操作可以合并成一次完成,减少了RRF的访问次数和读/写端口的压力.模拟实验表明,2L-MuRR显著提高了RRF的存储能力（70%以上）,能以较少的重命名寄存器满足SMT高并行度的要求,有效缓解了寄存器文件的设计压力.     

Power PC620微处理器的结构介绍

Ｐｏｗｅｒ ＰＣ ６２０是Ｐｏｗｅｒ ＰＣ系列中用于高档工作站和高速服务器的第一种芯片，它采用了许多先进的微结构。例如：采用了动态转移预测、推测执行、寄存器更名、保留站和高带宽总线接口等新的结构技术，以提高指令的并行性，使其能持续达到每个周期执行４条指令的速度。本文详细地介绍了Ｐｏｗｅｒ ＰＣ６２０的结构特点及其主要的性能。     

基于存储资源迭代重用的低成本寄存器重命名方法

针对超标量深流水线中物理寄存器资源冲突造成的流水线阻塞问题,提出了一种多指令共享同一物理寄存器资源的非阻塞指令发射方法。该方法可在物理寄存器资源冲突下继续分配物理寄存器,利用发射缓冲队列临时缓冲冲突的指令,增加发射流水级实际可分配的物理寄存器数量,释放发射窗口,提高物理寄存器使用的并行性。实验结果表明:相对于传统重命名方法,该方法可减少27.3%的物理寄存器资源实现传统方法相同的性能。     

一种基于活跃周期的低端口数低能耗寄存器堆设计

多端口寄存器堆有助于挖掘指令级和线程级并行性,但同时带来面积、能耗和访问时间的压力.文章面向超标量和SMT处理器,给出了一种方法,即通过增加一个小的活跃值堆(Active Value File,AVF)选择性地保存处于活跃周期(从产生到最后一次使用之间)的物理寄存器值.AVF结构可分担主寄存器堆的访问压力并降低端口数目,实现简单且具有写过滤的特点.在获得较大幅度能耗降低的同时不影响时钟频率且IPC损失较小.     

一种数据结构制导的线程划分方法与执行模型

在对程序进行并行化时,为了保证结果的正确性,并行编译器只能采取一种保守的策略,也就是,如果它不能确定两段代码在并行执行时是否会发生冲突,它就不允许这两段代码并行执行.虽然这种做法保证了正确性,但同时也限制了对并行性的开发.在这种背景下,许多推测多线程方法被提了出来,这些方法通过允许可能冲突的代码段并行执行来把握更多的并行机会,同时,通过从冲突中恢复来保证结果的正确性.然而,传统推测多线程方法所使用的“沿控制流将串行程序划分为多个线程”的做法并不适合不同数据结构上的操作在控制流中相互交错的情况,因为如果沿控制流将程序线性地划分为多个线程,则同一个数据结构上的操作将被分到不同的线程中,从而非常容易发生冲突.为了有效地对这些程序进行并行化,提出了一种基于数据结构的线程划分方法与执行模型.在这种方法中,程序中的对象被划分成多个组,同一组中对象上的操作被分派到同一个线程中去执行,从而降低了在同一个数据结构上发生冲突的可能性.     

新型体系结构概念—虚拟寄存器与并行的指令处理部件

随着程序对地址空间的需求日益提高，研究者提出了虚拟存储器概念，使程序访问的地址空间免受物理存储器的限制。随着面向寄存器的ＲＩＳＣ技术发展以及多发射结构中指令调度的日益重要，我们提出了虚拟寄存器的新概念，使寄存器空间不受物理寄存器堆大小的束缚，有利于指令调度和寄存器重新命名技术，提高指令级并行性ＩＬＰ。此外，现代新型ＲＩＳＣ处理机都着重于加强数据处理部件中的执行并行度，忽略了放在存储器中指令的处理。     

冒险模拟退火算法及其在任务映射上的应用

本文提出了一种冒险模拟退火算法。该算法将冒险计算引进模拟退火算法来处理任务映射问题。它引入任务图与费用函数的概念，不仅考虑到任务的计算时间，还考虑到任务间的通信时间。既确保了模拟退火的串行顺序，使解趋于最优，又缩短了达到最优所需时间，提高了并行计算效率。     

On the Boosting of Instruction Scheduling by Renaming

Speculative execution is the execution of instructions before it is known whether these instructions should be executed. In the speculative execution for instruction level parallelism (ILP) processors, the concept of shadow register provides a hardware solution to maintain semantics of a program from the pollution of boosted instructions that are incorrectly predicted. In a recent study, Chang and Lai proposed a special register file based on shadow register, named conjugate register file (CRF), to support multilevel boosting in speculative execution. They also proposed a scheduling heuristic named frequency-driven scheduling to incorporate with CRF for execution. However, the ability of boosting is still constrained since the concept of register pair will force the results produced speculatively be stored in dedicated locations. Moreover, when the parallelism potential increases to tens through the advancement of hardware techniques, the heavy demand on register usage and the complexity of register file may well become a serious bottleneck for the exploitation of ILP.In this paper, the algorithm of frequency-driven scheduling is modified by replacing the function of hardware CRF with the technique of variable renaming during compilation. The new scheduling technique, named LESS, can exploit the parallelism efficiently with limited number of registers. Moreover, since the technique can benefit ILP without any special hardware support, it can be incorporated with any other ILP architecture without changing its instruction set architecture (ISA).Simulation results show that the performance achievable by LESS is better than other existing methods. For example, under the ILP model with an issue rate of 8, the speculative execution can achieve an increase of 34% in parallelism, as compared to 18% in CRF scheme.     

顺序一致共享存储系统中的乱序执行技术——模拟实现

在文献（４）中，我们从理论上提出并证明了顺序一致共享存储系统的一种乱序执行方案本文讨论该乱序执行方案的实现策略并建立了一个地址流驱动（Ｔｒａｃｅ－ｄｒｉｖｅｎ）的模拟模型来评估乱序执行对性能的影响，模拟结果表明，乱序执行能有效地提高顺序一致共享存储系统的性能。