超深亚微米SOI总剂量效应泄漏电流模型

总剂量辐射效应会导致绝缘体上硅金属氧化物半导体场效应晶体管(SOI MOSFET)器件的阈值电压漂移、泄漏电流增大等退化特性。浅沟槽隔离(STI)漏电是器件退化的主要因素,会形成漏极到源极的寄生晶体管。针对130 nm部分耗尽(PD) SOI NMOSFET器件的总剂量辐射退化特性,建立了一个包含总剂量辐射效应的通用模拟电路仿真器(SPICE)模型。在BSIM SOI标准工艺集约模型的基础上,增加了STI寄生晶体管泄漏电流模型,并考虑了辐射陷阱电荷引起寄生晶体管的等效栅宽和栅氧厚度的变化。通过与不同漏压下、不同宽长比的器件退化特性的实验结果对比,该模型能够准确反映器件辐射前后的漏电流特性变化,为器件的抗辐射设计提供参考依据。     

超薄氮氧化硅(Sio_xN_y)栅NMOSFET中GIDL效应的研究

MOSFET栅介质层厚度的减薄使栅致漏极的泄漏（GIDL）电流指数增强，本文报道N2O中退火SiO2（两步法）生成超薄（5．5nm）氮氧化硅（SiOxNy）栅NMOSFET中的GIDL效应，包括器件尺寸、偏置电压和热载流子效应的影响．发现GIDL在一定的偏置下成为主要的泄漏机制，且陷阱电荷和界面态对其具有显著的调制作用．二维器件模拟结果指出，与SiO2栅NMOSFET相比，LDD掺杂结构使SiOxNy栅NMOSFET的GIDL进一步增强．     

PD SOI NMOSFET翘曲效应的温度模型

报道了一个部分耗尽 (PD) SOI NMOSFET翘曲效应的温度解析模型 .该模型从 PD SOI NMOSFET器件的物理结构 ,即由顶部的 NMOSFET和底部的寄生 BJT构成这一特点出发 ,以一定温度下 PD SOI NMOSFET体-射结电流与漏 -体结电流的动态平衡为核心 ,采用解析迭代方法求解 ,得出漏 -体结碰撞电离产生的空穴在体区中近源端积累达到饱和时的体 -射结电压 ,及漏 -体结和体 -射结电流的各主要分量 ,进而得到了 PD SOI NMOSFET翘曲效应漏电流的温度解析模型 ,并将一定条件下的模拟结果与实验结果进行了比较 ,二者吻合得很好     

PD SOI NMOSFET翘曲效应的温度模型

报道了一个部分耗尽(PD)SOI NMOSFET翘曲效应的温度解析模型.该模型从PD SOI NMOSFET器件的物理结构,即由顶部的NMOSFET和底部的寄生BJT构成这一特点出发,以一定温度下PD SOI NMOSFET体-射结电流与漏-体结电流的动态平衡为核心,采用解析迭代方法求解,得出漏-体结碰撞电离产生的空穴在体区中近源端积累达到饱和时的体-射结电压,及漏-体结和体-射结电流的各主要分量,进而得到了PD SOI NMOSFET翘曲效应漏电流的温度解析模型,并将一定条件下的模拟结果与实验结果进行了比较,二者吻合得很好.     

深亚微米抗辐照PDSOI nMOSFET的热载流子效应

基于中国科学院微电子研究所开发的0.35 μm SOI工艺,制备了深亚微米抗辐照PDSOI H型栅nMOSFET.选取不同沟道宽度进行加速应力实验.实验结果表明,热载流子效应使最大跨导变化最大,饱和电流变化最小,阈值电压变化居中.以饱和电流退化10%为失效判据,采用衬底/漏极电流比率模型,对器件热载流子寿命进行估计,发现同等沟道长度下,沟道越宽的器件,载流子寿命越短.     

异质栅MOSFET热载流子效应的研究

异质栅MOSFET器件的栅极由具有不同功函数的两种材料拼接而成,能够提高载流子输运速度、抑制阈值电压漂移等.文中比较了异质栅MOSFET和常规MOSFET的热载流子退化特性.通过使用器件数值模拟软件MEDICI,对能有效监测热载流子效应的参数,例如电场、衬底电流和栅电流等参数进行仿真.将仿真结果与常规MOSFET对比,从抑制热载流子效应方面验证了新结构器件的高性能.     

0.20 μm双埋氧SOI NMOSFET的自热效应

研究了一种新型双埋氧绝缘体上硅(DSOI)NMOSFET的自热效应(SHE).通过实验测试并结合计算机数值模拟分析了SHE对DSOI NMOSFET输出特性的影响.仿真结果显示DSOI NMOSFET的背栅引出结构形成了额外的散热通道.重点研究了器件电压和环境温度对SHE的影响,结果表明随着漏极和栅极电压的增加,器件体区晶格温度升高,SHE增强;随着环境温度的升高,退化电流降低,SHE减弱.此外,重点分析了背栅偏置电压对器件SHE的影响,研究发现负的背栅偏置电压对全耗尽绝缘体上硅和DSOI NMOSFET的SHE均表现出抑制效果,且DSOI NMOSFET的背栅展现出了更好的抑制效果.     

脉冲应力增强的NMOSFET′s热载流子效应研究

本文研究了交流应力下的热载流子效应 ,主要讨论了脉冲应力条件下的热空穴热电子交替注入对NMOSFET′s的退化产生的影响 .在脉冲应力下 ,阈值电压和跨导的退化增强 .NMOSFET′s在热空穴注入后 ,热电子随后注入时 ,会有大的退化量 ,这可以用中性电子陷阱模型和脉冲应力条件下热载流子注入引起的栅氧化层退化来解释 .本文还定量分析研究了NMOSFET′s退化与脉冲延迟时间和脉冲频率的关系 ,并且给出了详细的解释 .在脉冲应力条件下 ,器件的热载流子退化是由低栅压下注入的热空穴和高栅压下热电子共同作用的结果     

N-LDMOS热载流子注入效应的分析和优化

研究了一种N-LDMOS器件的热载流子注入效应,分析了热载流子效应产生的机理、对器件性能以及可靠性的影响,提出了改进方法.为了降低此器件的热载流子注入效应,我们利用华润上华公司提供的ISE软件对N-LDMOS高压工艺进行模拟,根据模拟结果调整了器件结构,通过增大器件的场板长度、漂移区长度以及增加N阱与有源区的交叠长度等措施,使得相同偏置条件下,表征热载流子注入强度的物理量——器件衬底电流降为改进前的1/10,显著改善了该器件的热载流子注入效应.     

考虑量子效应的超薄体双栅肖特基源漏MOSFET电流解析模型

推导了超薄体双栅肖特基势垒MOSFET器件的漏电流模型,模型中考虑了势垒高度变化和载流子束缚效应.利用三角势垒近似求解薛定谔方程,得到的载流子密度和空间电荷密度一起用来得到量子束缚效应.由于量子束缚效应的存在,第一个子带高于导带底,这等效于禁带变宽.因此源漏端的势垒高度提高,载流子密度降低,漏电流降低.以前的模型仅考虑由于镜像力导致的肖特基势垒降低,因而不能准确表示漏电流.包含量子束缚效应的漏电流模型克服了这些缺陷.结果表明,较小的非负肖特基势垒,甚至零势垒高度,也存在隧穿电流.二维器件模拟器Silvaco得到的结果和模型结果吻合得很好.     

基于SiGe虚拟衬底的低场迁移率提升140%的应变Si沟道NMOS器件 Cui Wei(崔伟)1,2,Tang Zhaohuan(唐昭焕)2, Tan Kaizhou(谭开洲)2, Zhang Jing(张静)2,

本文研究了一种应变SiGe沟道的NMOS器件,通过调整硅帽层、SiGe缓冲层,沟道掺杂和Ge组分变化,并采用变能量硼注入形成P阱的方式,成功完成了应变NMOS器件的制作。测试结果表明应变的NMOS器件在低场(Vgs=3.5V, Vds=0.5V)条件下,迁移率极值提升了140%,而PMOS器件性能保持不变。文中对硅基应变增强机理进行了分析。并利用此NMOS器件研制了一款CMOS倒向器,倒向器特性良好, 没有漏电,高低电平转换正常。     

复合栅控二极管新技术提取热载流子诱生的NMOS/SOI器件界面陷阱的横向分布

提出了用复合栅控二极管新技术提取MOS/SOI器件界面陷阱沿沟道横向分布的原理,给出了具体的测试步骤和方法.在此基础上,对具有体接触的NMOS/SOI器件进行了具体的测试和分析,给出了不同的累积应力时间下的界面陷阱沿沟道方向的横向分布.结果表明:随累积应力时间的增加,不仅漏端边界的界面陷阱峰值上升,而且沿沟道方向,界面陷阱从漏端不断向源端增生.     

Hot-carrier-reliability design rules for translating devicedegradation to CMOS digital circuit degradation

Long term ring-oscillator hot-carrier degradation data and simulation results are compared to demonstrate that a circuit reliability simulator BERT can predict CMOS digital circuit speed degradation from transistor DC stress data. Initial fast degradation is noted and attributed to the “zero crossing” effect caused by PMOSFET current enhancement. Saturation drain current, measured at V_gs=V_ds=Vdd/2, is a better monitor for CMOS circuit hot-carrier reliability. We present generalized hot-carrier-reliability design rules, lifetime and speed factors, that translate DC device lifetime to CMOS digital circuit lifetime. The design rules can roughly predict CMOS circuit degradation during the initial design and can aid reliability engineers to quickly estimate the overall product hot-carrier reliability. The NMOSFET and PMOSFET lifetime factors are found to obey 4/ft_rise and 10/ft_fall, respectively. Typically, the NMOSFET and PMOSFET speed degradation factors are 1/4 and 1/2, respectively, with saturation region drain current as the monitor while, for a 100 MHz operating frequency and for an input rise time of 0.35 ns, the NMOSFET and PMOSFET lifetime factors are 120 and 300, respectively     

退火对Pt/TiO2肖特基二极管结构及电学性能的影响

以硅为衬底,采用射频磁控溅射技术制备了TiO2薄膜,利用扫描电子显微镜及拉曼光谱对退火前后的TiO2进行表征与结构分析.结果表明,退火后的TiO2具有良好的结晶特性,且呈锐钛矿结构.在此薄膜工艺条件下,以TiO2为半导体层在玻璃基底上制备了Al/TiO2/Pt肖特基二极管,并在153～433 K温度范围内对其进行了I-V测试,得到以下结果:在整个温度范围内,A1/TiO2/Pt肖特基二极管均表现出良好的整流特性;其理想因子随温度升高而降低,势垒高度随温度升高而升高;在433 K下,理想因子为1.31,势垒高度为0.73,表明此肖特基二极管已接近理想的肖特基二极管.     

Hot-carrier-reliability design guidelines for CMOS logic circuits

Long-term ring-oscillator hot-carrier degradation data and simulation results are compared to demonstrate that a circuit reliability simulator BERT can predict CMOS digital circuit speed degradation from transistor DC stress data. We present generalized hot-carrier-reliability design rules that translate device-level degradation rate to CMOS circuit lifetime. The design rules, which consist of lifetime and speed degradation factors, can roughly predict CMOS circuit degradation during the initial design, and can help reliability engineers to quickly estimate the overall product hot-carrier reliability. The NMOSFET and PMOSFET lifetime factors were found to obey 4/ft_rise and 10/ft_fall respectively. Typically, the NMOSFET and PMOSFET speed degradation factors are 1/4 and 1/2, respectively, with saturation region drain current as the monitor, while for a 100 MHz operating frequency and for an input rise time of 0.35 ns, the NMOSFET and PMOSFET time factors are 120 and 300, respectively     

Degradation of static and dynamic behavior of CMOS inverters during constant and pulsed voltage stress

We study the degradation of CMOS inverters under DC and pulsed stress conditions before the occurrence of the gate oxide breakdown. Our results show an overall speed reduction, caused by the transistor drain current drop, and a leftward shift of the inverter voltage transfer characteristics, due to a larger degradation of the PMOSFET as compared to the NMOSFET. We attribute this behavior to the build-up of defects/trapped charge featuring a different kinetics in P- and N-type MOSFETs.     

基于传统的CMOS工艺延伸漏极NMOS功率管研究

延伸漏极N型MOS（EDNMOS）是基于传统低成本CMOS工艺设计制造,用N-well作为NMOS漏极漂移区,以提高其击穿电压。用二维器件模拟软件Medicici对该器件进行模拟分析,结果表明有效地提高了NMOS管击穿电压。实验结果表明采用这种结构能使低压CMOS工艺输出功率管耐压提高到电源电压的2．5倍,样管在5V栅压下输出的电流可达到750mA。作为开关管工作,对于1000pF容性负载,其工作电流在550mA时,工作频率可达500KHz。     

标准CMOS工艺集成肖特基二极管设计与实现

提出了一种在标准CMOS工艺上集成肖特基二极管的方法,并通过MPW在charted 0.35μm工艺中实现.为了减小串连电阻,肖特基的版图采用了交织方法.对所设计的肖特基二极管进行了实测得到I-V,C-V和S参数,并计算得出所测试肖特基二极管的饱和电流、势垒电压及反向击穿电压.最后给出了可用于SPICE仿真的模型.     

基于平面肖特基二极管的太赫兹频段倍频器的研究

基于研究肖特基变容二极管的半导体层结构分析与建模,通过研究太赫兹平面肖特基势全二极管半导体材料的 物理层结构,分析二极管结构的电磁效应及其频率响应特性。研究D 频段变容二极管高效率倍频器技术,在太赫兹频段 倍频器的性能对整个接收机的性能有着至关重要的影响。要实现高频率,高功率,宽频带,高效率,低噪声太赫兹倍频 技术是太赫兹技术领域的核心研究方向之一。研究基肖特基二极管倍频器的关键技术,分析了国内外现状及发展动态。     

垂直双栅双应变沟道的MOSFETs特性分析

A novel device structure with a vertical double-gate and dual-strained channel is presented.The electrical characteristics of this device with a gate length of 100 nm are simulated.With a Ge content of 20%,the drain currents of the strained-Si NMOSFET and the strained-SiGe PMOSFET compared to the universal SOI MOSFETs are enhanced by 26% and 33%,respectively;the risetime and the falltime of the strained-channel CMOS are greatly decreased by 50% and 25.47% compared to their traditional Si channel counterparts.The simulation results show that the vertical double-gate（DG） dual-strained-channel MOSFETs exhibit better drive capability,a higher transconductance,and a faster circuit speed for CMOS compared to conventional-Si MOSFETs.The new structure can be achieved by today＇s semiconductor manufacturing level.