FPGA配置过程监控系统设计

为了解决系统上电后FPGA应用程序配置失败的问题,设计了FPGA配置过程监控系统。深入分析了FPGA配置的工作流程,阐述了FPGA配置监控系统的核心监控电路、监控软件的设计思想、代码实现及仿真验证过程。最后,用MATLAB对实验数据进行分析处理,得出了FPGA器件的配置失败率和失败曲线以验证设计的可行性和优越性。实验结果表明:利用该系统可以使FPGA配置成功率达到100%,比传统设计方法的FPGA配置成功率提高了0.041%,满足了系统对FPGA配置应用程序成功率高、可靠性强的要求。应用结果显示,FPGA配置监控系统能及时监测出FPGA配置过程所出现的异常,判断分析出问题的根源,最终使FPGA应用程序在系统一次性上电后配置成功。     

基于CPLD+FLASH通用快速的FPGA配置方案

随着FPGA在当前嵌入式系统中的广泛应用,FPGA配置功能的模块化需求越来越强烈,FPGA配置的速率要求也越来越苛刻.鉴于主流FPGA型号配置方法和配置时序的共同点,设计提出了一种通用、快速、全国产化的FPGA配置方案.硬件电路设计和CPLD逻辑设计可以完全复用,配置速率可以获得最大程度的提高,同时设计灵活性高,能实现...     

基于FPGA的雷达回波信号设计与实现

针对雷达回波信号的模拟进行了需求分析,通过比较,提出了以FPGA为核心模拟雷达回波信号的优势。文中主要阐述了基于FPGA的雷达回波信号模拟的系统构成和设计思想,详细介绍了雷达回波信号的具体设计与实现方法,以及数据的传输和处理的方式,并合理设计了目标回波数据生成流程,使系统能够灵活配置雷达回波信号的参数与实时接收雷达信号处理机的正北标志和主脉冲标志进行目标回波的生成。最后,对模拟的雷达目标回波进行了测试,结果证明该系统完全满足各项设计要求。     

FPGA双层异构系统配置管理技术

针对整机系统中FPGA芯片配置文件更新不便的情况,文章提出一种基于UART通信的FPGA配置文件远程更新实现方法。当FPGA配置文件需要更新时,使用上位机软件通过UART将配置文件数据分段发送给FPGA,再由FPGA写入FLASH的相应地址空间;此外,采用出厂配置加应用配置双配置模式,以防在更新应用配置时,因意外断电等情况导致重新上电后FPGA程序无法正常加载。测试结果表明:该方式可以在不需要FPGA原厂程序下载器和开发软件的情况下,通过串口通信来实现FPGA固件的更新,适合设备开发、设备维护和升级,并且稳定的串口传输速率最高可达921600bps。     

FPGA在雷达定时器中的应用

定时器是雷达系统的重要部分,它为雷达全机提供所需的各种主脉冲定时信号和波门定时信号.介绍了FPGA(现场可编程门阵列)在定时器中的应用,着重叙述了定时器原理.该定时器的特点是:采用大容量FPGA,尽可能在FPGA内部实现所有功能,减少外围器件,以达到统一板级设计、提高定时精度及可靠性、降低成本、实现硬件的灵活配置的目的.     

利用FPGA和DSP结合实现雷达多目标实时检测

在高速并行流水信号处理中,ASIC(FPGA)+DSP+RAM是目前国际流行的一种方式,尤其是FPGA+DSP+RAM更适合中国的国情.本文利用FPGA的算术逻辑单元与外部存储器相结合,解决了线路板面积有限与雷达数据处理需要大量存储空间的矛盾;利用FPGA的并行流水特点解决了雷达数据的实时处理与有限的DSP处理速度之间的矛盾; 而FPGA处理结果的航迹相关、FPGA运行模式的控制和与上位机之间的通信与数据交换等工作利用DSP完成,从而达到系统的最佳配置.目前系统已通过验收,各项指标达到了设计的要求.     

基于FPGA的电子手轮接口设计

为了使得雷达显控终端的操作适应部队对新体制雷达操作的技战术要求,在雷达显控终端增加了电子手轮调节功能。文章采用FPGA芯片与电子手轮接口的方案,通过FPGA完成对电子手轮信号的解析,并将解析的手轮转动的转向、转角、转速信息编码成标准串口通讯协议输出至显控计算机。该设计方案简化了硬件电路,保证了信号接口的通用性,通过简单修改FPGA逻辑,可以适应于多种类型的电子手轮。     

由CPLD＆flash实现大规模FPGA配置

文章介绍了通过CPLD和片外flash实现FPGA的配置,采用PS模式可以兼容专用配置芯片,并可以实现FPGA的在线升级,最后给出了系统设计方案、硬件电路设计和软件流程图。     

基于FPGA的宽带雷达信号模拟系统设计

雷达信号模拟技术在现代雷达系统中有着重要的应用。随着半导体技术的迅猛发展，FPGA器件的工作频率和接口带宽越来越高，这使得利用高性能FPGA配合超高速DAC器件直接产生宽带雷达信号成为可能。该文介绍了一种基于Xilinx公司最新一代的Virtex-4系列超大规模FPGA芯片的雷达信号模拟系统，该系统最高转换速率可以达到1Gs／s，分辨率为14bit。     

SRAM型FPGA的SEU故障注入系统设计

在研究SRAM型FPGA配置存储器物理结构及配置结构的基础上,发现对FPGA配置文件中的帧数据进行0/1翻转可以实现配置存储器的人为翻转,从而来仿真FPGA的SEU效应.基于部分重构技术设计了一种针对SRAM型FPGA的SEU故障注入系统,通过ICAP来实现部分重构,不需要额外的硬件开销.故障注入系统在XUP XC2VP30开发板上实现,通过对三个FPGA典型设计进行SEU敏感性分析,验证了所设计系统的有效性,并验证了三模冗余的加固效果.     

基于FPGA和DSP的雷达模目信号设计

在雷达信号处理分系统调试时,经常用到模目信号。为了获得实时多波束雷达模目信号,提出一种基于FPGA和DSP的产生方法,利用FPGA产生时序及控制,DSP实时计算出所需要的回波,这样即使在没有阵面数据的情况下,仍然能够调试信号处理部分。该设计模块使用简单方便,只需通过终端键盘输入参数,即可实时产生所期望的回波,非常适用于雷达研制前期和系统联试时查找问题,而且模块做在脉压板上,不需要单独的插件。     

基于FPGA的LFMCW雷达信号处理机研究

该文主要介绍了LFMCW雷达信号处理技术及FPGA实现。     

基于FPGA的多功能雷达信号处理板硬件系统设计

为满足实时雷达信号处理需求,设计了一个多功能信号处理板。该处理板以一片高性能的现场可编程门阵列（FPGA）作为信号处理板的主要器件,使用存储器对高速海量数据进行外部存储,为了使计算机和FPGA进行更好的通信,进行了单片机的电路设计,使用模/数（A/D）和数/模（D/A）转换器进行模拟信号和数字信号的相互转变。     

基于FPGA的DDS信号发生器设计

利用FPGA芯片及D/A转换器,采用直接数字频率合成技术,设计并实现了一个频率、幅值可调的信号发生器,同时阐述了该信号发生器的工作原理、电路结构及设计思路。经过电路调试,输出波形达到技术要求,证明了该信号发生器的有效性和可靠性。     

基于FPGA的雷达脉冲预分选器设计

现代电子战环境复杂,信号密度大,所以对信号的实时分选很重要。这里,提出一种基于关联比较器的雷达信号分选方法,在实现多参数分选的同时,也保证了实时性。详细阐述了在Virtex4系列FPGA上实现基于内容可寻存储器（CAM）的关联比较器的途径。     

数字阵列收发组件FPGA远程配置的研究与实现

数字阵列雷达(DAR)正成为相控阵雷达的一个重要发展方向,数字阵列收发组件(DAM)是其核心。针对数字阵列雷达DAM模块数量众多,通常与阵列天线集成安装在舱外导致调试困难的实际情况,给出了一种数字阵列收发组件现场可编程门阵列(FPGA)远程配置的设计方法,利用Flash存储配置数据、CPLD产生配置时序和通信接口、复用系统通信光纤,较好地解决了DAM模块远程调试的难题,动态重构技术的应用极大地提高了系统的试验效率,在某数字阵列雷达演示验证项目中得到成功应用,取得了良好的效果。     

基于DSP与FPGA的雷达捷变频设计方法

在实际应用中,捷变频雷达的信号处理机给频率综合器送去不同的频率码,使雷达发射机和接收机工作在相应的不同频点上,躲避无源和有源干扰。本文基于对捷变频雷达抗干扰基本原理的阐述,并结合ANALOGDEVICES公司的TigerSHARC20XS系列DSP芯片以及ALTERA公司的CycloneEP1C6XXX系列FPGA芯片,提出了伪随机捷变频和自适应捷变频的工程设计方法。最后通过功能仿真,说明了此种方法成功解决了传统方法中伪随机捷变频只能产生2n（1≤n≤32）长度频率码序列的问题,同时也验证了自适应捷变频设计的正确性,对雷达捷变频的工程设计具有一定的参考价值。     

基于FPGA的杂波模拟系统的设计与实现

首先介绍了常用的杂波模型,利用ZMNL对地基雷达中常见的地杂波、海杂波进行建模,并基于FPGA分别实现了地杂波、海杂波实时模拟;最后对模拟数据进行分析,给出了模拟杂波数据的概率密度和功率谱密度曲线,与理论值对比得到了与理论值吻合的结果,验证了系统的有效性和准确性,为实验室的雷达系统调试提供了逼真的杂波环境,减少了研制成本。     

基于FPGA的OS-CFAR设计与实现

有序统计恒虚警率处理(OS-CFAR)是现代雷达信号处理的一种重要方法。本文首先简要介绍了OS-CFAR的算法模型,其次通过对数据流的分析,依据OS-CFAR算法的特点,提出一种基于FPGA的实现方案,并详细阐述了用FPGA实现OS-CFAR的两个关键技巧,最后给出了实现结果。     

基于CSD算法的高阶FIR滤波器优化设计

在通信或雷达领域的高速实时信号处理中,通常包含大量的高速高阶FIR滤波器的设计。例如在雷达信号处理中,要进行数字正交采样和脉冲压缩器的设计,要求滤波器速率高,阶数大,运算量非常大。若使用DSP芯片则需多片处理完成,使得系统的工作延迟长、成本高、功耗大、调试困难。该文根据CSD（Canonic Signed—Digital）算法的思想,实现了高阶高速FIR滤波器的优化设计。该算法可显著降低算法的运算量,可用可编程逻辑器件迅速快捷地完成系统的硬件设计。文中举例用Altera公司的FPGA来实现数字正交采样和脉冲压缩滤波器算法优化,进行了实验验证,最后给出了结果比较和分析,证明这对基于FPGA的高阶FIR滤波器的设计有实际意义。