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提出了一种适用于DDR SDRAM控制器的DLL新结构,在不同的工艺、电压和温度(PVT)条件下,DDR SDRAM的数据经过传输线传输后均能被器件采样到正确的数据。采用256M133MHz DDR SDRAM和1.5V、0.16μm CMOS标准单元库,模拟和测试结果都表明了该结构的正确性。该结构同样可用于其它不同PVT条件下需要固定延迟的电路。 相似文献
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DLL可以产生精确的延迟效果而不受环境和工艺条件的影响 ,因而常用来生成稳定的延迟或多相位的时钟信号。文中介绍了延迟锁相环的结构 ,设计了 CMOS工艺 DLL具体电路 ,着重分析了新型的伪差分结构延迟单元 ,它可使设计简单而且单位延迟时间的选择更加灵活。文中还对 DLL在高速以太网发送电路中的应用作了具体的设计和仿真 ,运用 DLL使发送数据的上升、下降时间精确地控制在 4ns± 1 ns的范围内 相似文献
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延时锁相环(DLL)是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0.25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20-200MHz,锁定时间相比传统架构有大幅降低。 相似文献
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设计并实现了一个基于延时锁定环(DLL)、用于超宽带(UWB)无线通信系统的1.25GHz时钟生成电路。该时钟生成电路由两个DLL和一个自调谐LC滤波电路组成,输入125MHz的参考时钟,输出1.25GHz的差分时钟和间隔100ps的16相时钟。通过优化电荷泵电路有效地减小了静态相位误差,新式自调谐LC滤波电路的应用消除了工艺偏差对谐振的影响。在1.8V电源电压,SMIC0.18μmCMOS工艺下,该时钟生成电路在各种工作条件下均表现出良好的性能,在标准情况下静态相位误差仅为9ps,最大时钟抖动为10ps。当电感存在30%的工艺偏差时,滤波电路的谐振频率能够自动维持在1.25GHz上。 相似文献
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Tom Kinsley 《电子产品世界》2004,(6):42-43
DDR SDRAM的功能 SDR和DDR SDRAM都是同步存储器,所有的命令和数据都与时钟上升沿同步.通过同时利用数据选通脉冲的上升和下降沿,DDR SDRAM数据的传输速率能够达到SDR SDRAM的两倍.SDR和DDR内部都采用四组结构,并且具有同样的寻址方式和刷新速率.DDR的关键优势在于源同步数据获取,两倍预取结构以及2.5V的稳定SSTL_2接口.DDR还采用了差分时钟(CK,CK#),以及新的数据选通(DQS)和数据屏蔽(DM)/时钟使能(CKE)信号. 相似文献
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介绍了一种新型高速静态存储器——DDRⅡ SRAM(Double Data Rate)的存储器结构、端口设计,并在硬件平台上实现了存储器单时钟读写模式下不同读写时钟的控制实现。该方案实现了工程设计中动态数据的实时更新,并在超宽带雷达信号生成过程中对雷达特征数据的高速读取和实时更新验证了其可行性。 相似文献
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本文呈现了一款基于0.18?m CMOS工艺的采样率为2GSPS的16位数模转换器。此DAC采用数字域分时复用的系统架构,利用双通道LVDS接口接收数据,采用模拟DLL技术来满足LVDS数据初始相位与数据采样时钟相位关系的时序要求,设计FIFO吸收“数据时钟”和“DAC系统时钟”的相位误差,采用延迟控制器调节高速数字域时钟和模拟域时钟之间的相位关系,从而获得2GHz的采样率。同时,针对高位电流源失配设计后台数字校正。芯片测试结果显示,该DAC在模拟输出36MHz基波时的宽带SFDR达到74.02dBc,采用数字校正技术后D/A转换器的DNL小于±3.0LSB,INL小于±4.3LSB。 相似文献
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随着集成电路技术的迅猛发展,小数分频频率综合器已经广泛应用于通信系统中;芯片内对于时钟信号的稳定性以及分辨率的要求也越来越高,提高时钟信号的稳定性和分辨率是目前时钟发生器研究的重点。本文提出了一种高分辨率,高稳定性的小数分频器。首先依据延迟锁相环(DLL)实现小数分频的优势,提出了具有16位时钟输出的DLL结构,其次对比有源移相器实现相位内插的传统方法,提出了一种新型相位内插电路结构,最后结合数字算法控制单元控制DLL以及相位内插器电路,最终实现了输出稳定具有1/28分辨率的时钟信号。本设计采用中芯国际(SMIC)130nmCMOS工艺,电源电压为1.2V,输入信号时钟频率为200~400MHz。在200MHz输入频率下,整数分频为3,小数位为0.9375时,可实现对输入信号的3.9375分频,仿真输出平均分频为3.93778,频率误差在有限仿真时间和有限仿真精度内基本与设置的分频比基本一致。 相似文献
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在高速数据收发系统设计中,首先需要解决的问题是实时数据的高速缓存,然而FPGA内部有限的存储资源无法满足海量数据缓存的要求。为了解决系统中海量数据的缓存问题,系统创新提出了一种基于DDR2 SDRAM的乒乓双缓冲设计方案。方案设计了两路基于DDR2 SDRAM的大容量异步FIFO,通过FPGA内部选择逻辑实现两条通路间的乒乓操作,从而实现数据的高速缓存。实验结果表明,基于DDR2 SDRAM的数据收发系统实现了每路512 Mbit的缓存空间和200 MHz的总线速率,解决了海量数据的高速缓存问题。 相似文献
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Hamamoto T. Tsukude M. Arimoto K. Konishi Y. Miyamoto T. Ozaki H. Yamada M. 《Solid-State Circuits, IEEE Journal of》1998,33(5):770-778
High-speed data transfer is a key factor in future main memory systems. DDR SDRAM (double-data-rate synchronous-DRAM) is one of the candidates for high-speed memory. In this paper we present three techniques to achieve a short access time and high data transfer rate for DDR-SDRAM's. First, a self-skew compensating technique enables 400-Mbit/s address and data detection. Second, a novel trihierarchical WL scheme realizes multibank operation without access or area penalties. Third, an interleaved array access path doubles the array operating frequency and it enables 400-MHz random column operation. A 16-bank 256-Mbit DDR SDRAM circuit has been designed, and the possibility of the realization of random column 200 MHz×32 DDR operation, namely, 1.6-Gbyte/s data rate operation, has been confirmed 相似文献
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高分辨率SAR实时成像的大数据量使得矩阵转置运算量激增,成为算法研究中的重要问题。本文结合DDR SDRAM的内部运行机制和读写时序,提出面向DDR SDRAM的最快列读取CTM(corner turning memory,矩阵转置)和读写均衡CTM算法,在无冗余存储器DDR SDRAM体系中获得满意的效果。 相似文献
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Chip-on-heat sink leadframe (COHS-LF) packages offer a simple, low-cost chip encapsulation structure with advanced electrical and thermal performance for high-speed integrated circuit applications. The COHS-LF package is a novel solution to the problems of increased power consumption and signal bandwidth demands that result from high-speed data transmission rates. Not only does it offer high thermal and electrical performance, but also provides a low-cost short time-to-market package solution for high-speed applications. In general, there are two main memory packages employed by the most popular high-speed applications, double data rate (DDR) SDRAM. One is the cheaper, higher parasitic leadframe packages, such as the thin small outline packages (TSOPs), and the other is the more expensive, lower parasitic substrate-based packages, such as the ball grid array (BGA). Due to the requirement for higher ambient temperature and operating frequency for high-speed devices, DDR2 SDRAM packages were switched from conventional TSOPs to more expensive chip-scale packages (i.e., BGA) with lower parasitic effects. And yet, by using an exposed heat sink pasted on the surface of the chip and packed in a conventional leadframe package, the COHS-LF is a simpler, lower cost design. Results of a three-dimensional full-wave electromagnetic field solver and SPICE simulator tests show that the COHS-LF package achieves less signal loss, propagation delay, edge rate degradation, and crosstalk than the BGA package. Furthermore, transient analysis using the wideband T-3/spl pi/ models optimized up to 5.6 GHz for signal speeds as high as 800 Mb/s/lead demonstrates the accuracy of the equivalent circuit model and reconfirms the superior electrical characteristics of COHS-LF package. 相似文献
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DDR2 SDRAM控制器的设计与实现 总被引:9,自引:1,他引:8
本文介绍了DDR2 SDRAM的基本特征,并给出了一种DDR2 SDRAM控制器的设计方法,详述了其基本结构和设计思想,并使用Altera公司的FPGA器件Stratix EP2S30F672C3进行了实现和验证,同时给出了设计与实现中应注意的若干问题. 相似文献
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半导体技术快速发展,双倍数据速率同步动态随机存取存储器(Double Data Rata Synchronous Dynamic
Random Access Memory, DDR SDRAM)的信号完整性问题已成为设计难点。文中提出了一种基于ANSYS 软
件和IBIS 5. 0 模型的DDR4 SDRAM 信号完整性仿真方法。利用IBIS 5. 0 模型中增加的复合电流(Composite Current)
、同步开关输出电流等数据,对DDR4 SDRAM 高速电路板的信号完整性进行更准确的仿真分析。仿真结果
表明:高速信号在经过印制板走线和器件封装后,信号摆幅和眼图都有明显恶化;在仿真电路的电源上增加去耦
电容后,信号抖动和收发端同步开关噪声(Synchronous Switching Noise, SSN)都得到明显改善;在不加去耦电容的
情况下,将输入信号由PRBS 码换成DBI 信号,接收端的同步开关噪声有所改善,器件功耗可以降为原来的一半。 相似文献