一款低电压高精度CMOS运算放大器设计

设计了一种采用0.6um CMOS工艺的低电压高精度的运算放大器电路。在设计中输入级采用两对跨导器件rail-to-rail的电路结构,从而实现输入级的跨导在整个共模输入范围内保持恒定。输出级采用AB类rail-to-rail推挽结构,达到高驱动能力和低谐波失真的目的。此运放可提供1.5V电压降,采用适当的输出负载,闭环电压增益,单位增益带宽和相位裕度分别达到了80dB,832kHz和64°。     

SoC及其IP核的设计与其在通信中的应用研究

提出现代集成电路技术中的SoC及其IP核的设计方法，在分析SoC的特点及其IP核的基本特征的基础上，给出了系统级设计软件、IP核开发流程和关键技术，并将其应用于NGN中综合业务接入系统的具有自主知识产权的集成电路设计中．     

基于准浮栅技术的超低压运算放大器

分析了准浮栅晶体管的工作原理、电气特性及其等效电路,基于准浮栅PMOS晶体管,设计了超低压低功耗运算放大器．基于台积电的0.25μm CMOS工艺,利用Hspice对所设计的运放进行了模拟仿真．仿真结果显示,在0.8V的单源电压下,运算放大器的最大开环增益为76.5dB,相位裕度为62°,单位增益带宽为2.98MHz,功耗仅为9.45μW．     

基于PSO算法的CMOS运算放大器优化设计

针对CMOS运算放大器设计中缺乏自动设计工具,采用手工设计很难提高电路性能的问题,基于群智能技术提出了一种改进的粒子群优化算法(PSO)来进行全局优化求解.主要将CMOS运算放大器的电路性能解析方程转化成粒子位置的求解,先初始化粒子的速度和位置,然后不断迭代更新,直到搜索出全局最优值.仿真结果表明,该方法可以提高CMOS运算放大器的性能,在精度和速度上优于遗传算法和基本PSO算法的设计效果.     

两相仪用步进电机驱动控制器IP核的设计

针对两相仪用步进电机,提出了一种基于可编程片上系统的步进电机驱动控制器IP核的设计方案。设计和实现了各功能模块,并将其封装成了IP核。仿真和实测结果表明,所研究设计的IP核具有启动、停止、改变方向、加／减速以及细分等功能,可应用于各种两相步进电机驱动控制系统,特别是多步进电机应用系统,大大减少了重复设计的工作量,且运行稳定可靠。     

SoC中IP核间互联总线完整性故障测试模型

在对互联总线信号完整故障发生原理进行详细分析的基础上,提出了一种有效的互联总线信号完整性故障激励检测模型——HT模型。仿真结果表明该模型在故障覆盖率和测试矢量的有效性方面分别比已有的最大激励串扰故障模型和多重跳度模型有较大的改善。     

三种IP核总线接口比较分析

首先介绍了可编程片上系统(SOPC)和IP(Intel lectual Property)核的基本概念,然后介绍了Altera公司的两种总线标准Avalon和Atlantic,以及OpenCore的WISHBONE总线标准,最后对三者在灵活性和通用性方面进行了比较,探讨了在IP核开发中总线选择的问题。     

带共模反馈的CMOS套筒式高增益运算放大器

提出了一种单电源5V供电的带共模反馈的两级套筒式运算放大器结构.该套筒式运算放大器的输入共模反馈结构使输出共模电平维持在2.5 V左右,增益可达到110dB以上,相位裕度为50°,单位增益带宽为60.83 MHz.     

基于集成运算放大器及差分放大器的函数发生器设计与实现

函数发生器能自动产生正弦波、三角波、方波及锯齿波等电压波形.其电路中使用的器件可以是分立器件(如低频信号函数发生器S101全部采用晶体管),也可以是集成电路(如单片集成电路函数发生器ICL8038).本文主要介绍由集成运算放大器与晶体管差分放大器组成的方渡-三角波-正弦波函数发生器的设计方法.     

全差分结构低功耗CMOS运算放大器设计

为了减小低电源电压以及短沟道效应对放大器的影响,获得低电压高增益的放大器,提出了一种基于65 nm CMOS工艺技术的全差分运算跨导放大器(OTA).采用基于增益增强技术的折叠共源共栅拓扑结构,使放大器具有轨到轨输入及大输出摆幅特性,同时兼备高速、高增益及低功耗优点.电路仿真结果表明,其直流增益为82 d B,增益带宽为477 MHz,相位裕度为59°.正常工艺角下稳定时间为10 ns,稳定精度为0.05%,而功耗仅为4.8 m W.     

集成运放RC相移型振荡器振荡频率的分析与计算

给出了集成运放RC相移型正弦波振荡器的起振频率的计算公式,指出运放RC相移型振荡器的起振频率不仅与移相元件R、C有关,还与反馈电阻Rf的大小有关.     

图像混合插值缩放IP核的VLSI设计

为解决不同的输入视频源在固定分辨率的平板显示器件上无损显示问题,提出一种基于双线性和双三次混合插值的图像缩放算法及其硬件实现方法．基于混合插值算法,完成图像缩放IP核的VLSI设计．该IP核支持多种格式的输入源,无需外部存储器实现高精度的缩放功能,并作为嵌入式IP核在数字视频处理芯片DTV100B中进行功能验证正确．混合插值方法在保持图像细节和清晰度方面优于双线性插值,而在内部存储资源开支上不到双三次插值的1/2．     

一种低功耗高共模抑制比运算放大器设计

为了解决传统伪差分跨导运算放大器共模抑制比较差的问题,提出了一种新型低功耗伪差分CMOS运算跨导放大器.通过共模前馈技术消除了电路输出节点处的输入共模信号,以便以最小的面积成本、功耗和寄生分量来提高共模抑制比(CMRR),并采用TSMC 0.18 μm CMOS工艺对该OTA进行模拟仿真.仿真结果表明,在2 pF电容负载下,该OTA的直流增益为46.4 dB,增益带宽为14.5 MHz,相位裕度为85°.该OTA的CMRR高达110.1 dB,且在1.2 V单电源电压下,其功耗仅为28.6 μW,面积仅为33×10^-5 mm².     

Novel asymmetrical twin-core photonic crystal fiber for gain-flattened Raman amplifier

A novel asymmetrical twin-core photonic crystal fiber was proposed, whose effective overlap core area A _eff can be designed to synchronize the variation of Raman gain coefficient with respect to frequency. This fiber possesses a higher and flatter Raman gain efficiency coefficient curve r _R=g _R/A _eff over a specified band of wavelength than a conventional fiber. Therefore, it is a good candidate of gain medium for a flat, broad gain band fiber Raman amplifier. It was numerically demonstrated that for the Raman gain efficiency r _R, relative fluctuations of less than 2.2% and 5.7% are achievable in the C (1530−1565 nm) band and L (1565−1625 nm) band, respectively. Supported by the National Natural Science Foundation of China (Grant Nos. 60588502, 60607005, 60877033), the Science and Technology Bureau of Sichuan Province (Grant No. 2006z02-010-3) and the Youth Science and Technology Foundation of UESTC (Grant No. JX0628)