一种减少BIST测试资源的高级寄存器分配算法

在高级综合阶段考虑电路的可测性有许多优点，包括降低硬件开销，减少性能的下降，并达到更高的测试效率等。本文提出了一种基于伪随机可测性方法的寄存器分配算法，来减少内建自测试（BIST）所带来的硬件开销。在基准电路上的实验结果表明：与其它BIST测试综合方法相比较，采用本论文所提的方法进行测试综合对测试资源占用最多可以降低46.8%.     

内建自测试的测试生成方法研究

内建自测试（BIST）方法是目前可测试性设计（DFT）中应用前景最好的一种方法,其中测试生成是关系BIST性能好坏的一个重要方面。测试生成的目的在于生成尽可能少的测试向量并用以获得足够高的故障覆盖率,同时使得用于测试的硬件电路面积开销尽可能低、测试时间尽可能短。内建自测试的测试生成方法有多种,文中即对这些方法进行了简单介绍和对比研究,分析了各自的优缺点,并在此基础上探讨了BIST面临的主要问题及发展方向。     

一种有效的双矢量测试BIST实现方案

文章提出了一种简单有效的双矢量测试BIST。实现方案．其硬件主要由反馈网络可编程且种子可重置的LF—SR和映射逻辑两部分构成。给出了一种全新的LPSR最优种子及其反馈多项式组合求取算法，该算法具有计算简单且容易实现的特点。最后。使用这种BIST、方案实现了SoC中互联总线间串扰故障的激励检测，证明了该方案在计算量和硬件开销方面的优越性。     

一种新的低功耗BIST测试生成器设计

文章提出了一种在不损失固定型故障覆盖率的前提下降低测试功耗的BIST测试生成器设计方案,该方案在原始线性反馈移位寄存器的基础上添加简单的控制逻辑电路,对LFSR的输出和时钟进行调整,从而得到了准单输入跳变的测试向量集,使得待测电路的平均功耗大大降低.由于该设计方案比其它LPTPG方案的面积开销小,从而具有更好的使用价值.     

嵌入式存储器的内建自测试算法及测试验证

嵌入式存储器的广泛应用使得内建自测试(BIST,Built-In Self-Test)在当前SoC设计中具有重要的作用,本文着重分析比较了几种BIST测试算法,并对嵌入式BIST的体系结构进行了剖析,最后深入研究了MARCH C-算法的实际应用,使用UMC.18SRAM和2PRAM仿真模型对存储器的BIST测试进行了验证,并成功将其应用于一款USB音视频芯片。     

FPGA逻辑资源重配置测试技术研究

针对FPGA的逻辑资源测试,提出了一种内建自测试方法.测试中逻辑资源划分为不同功能器件,对应各个功能器件设计了相应的BIST测试模板.在此基础上进一步利用FPGA的部分重配置性能优化BIST测试过程,最终在统一的BIST测试框架下,采用相对较少的配置次数完成了逻辑资源固定故障的全覆盖测试.     

SOC基于LFSR的混合模式测试

随着集成电路深亚微米制造技术和设计技术迅速发展,系统芯片(SOC)作为一种解决方案得到了越来越广泛的应用。SOC的测试中,内建自测试(Built.In Self-Test,BIST)成为人们研究的热点。文中对SOC的设计特点及其BIST中的混合模式测试进行了探讨。     

基于低功耗及加权优化的BIST测试生成器设计实现

测试生成器TPG（Tesl Panern Generation）的构造是BIST（Built—In Self-Test）测试策略的重要组成部分。文章结合加权伪随机测试原理及低功耗设计技术，提出了一种基于低功耗及加权优化的BIST测试生成器设计方案。它根据被测电路CUT（Circuit Under Test）各主输入端口权值构造TPG，在对测试序列优化的同时达到降低功耗的目的。仿真结果验证了该方案的可行性。     

SOC测试中BIST的若干思考

文章简述SOC测试中BIST的优势，结合SOC设计与测试的相关标准，探讨BIST的发展。     

基于部分扫描的低功耗内建自测试

在分析全扫描内建自测试 (BIST)过高测试功耗原因的基础上 ,提出了一种选择部分寄存器成为扫描单元的部分扫描算法来实现低功耗 BIST。实验表明 ,提出的方法在保证测试覆盖率的条件下能同时降低 BIST的峰值功耗和平均功耗 ,降幅分别高达 46%和 69%。     

Alternative built-in self-test (BIST) structures for analogue circuit fault diagnosis

To increase the number of test points, while still keeping low pint overhead, an alternative built-in self-test (BIST) structure using current copiers is presented. The BIST structure allows simultaneous sampling of either voltage or current test data at various test points and shifting the data for fault diagnosis and testing.<>     

基于LFSR优化的BIST低功耗设计

在BIST(内建自测试)过程中,线性反馈移位寄存器作为测试矢量生成器,为保障故障覆盖率,会产生很长的测试矢量,从而消耗了大量功耗。在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,介绍了几种基于LFSR(线性反馈移位寄存器)优化的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,实现测试低功耗要求。     

An ADC BIST with on-chip ramp generator

This work presents built-in self-test (BIST) techniques for the production testing of mixed signal circuits. The special test strategy for the typical mixed-signal component analog-to-digital converter (ADC) is discussed. The traditional test for such mixed-signal components can be completed through a DSP-based mixed-signal tester with an arbitrary waveform generator and a signal digitizer, but such a test is very costly and time consuming. Hence, a BIST strategy based on an on chip ramp generator (OCRG) is proposed in this work for testing ADC. This BIST method has an advantage testing ADC without DAC to overcome area overhead. This BIST method realizes the test controller, test pattern generation and output response analyser at the aspect of the on-chip circuitry. The demonstration of the proposed BIST is given through various simulation results in the last parts of this work.     

一种新型低峰值功耗的BIST设计研究

随着手持设备的兴起和芯片对晶片测试的要求越来越高,内建自测试的功耗问题引起了越来越多人的关注。文章对目前内建自测试的可测性设计技术进行了分析,并提出了折叠种子优化降低节点峰值功耗的模型,通过调整种子结构和测试向量的相关性的办法来避免过高的SoC测试峰值功耗。采取了屏蔽无效测试模式生成、提高应用测试向量之间的相关性以及并行加载向量等综合手段来控制测试应用,使得测试时测试向量的输入跳变显著降低,从而大幅度降低节点的峰值功耗。实验结果表明,该方案可以有效地避免BIST并行执行可能带来的过高峰值功耗。     

基于折叠集的混合模式BIST的低功耗设计

文章提出了一种基于折叠集的混合模式BIST低功耗设计方案,该设计方案通过对混合模式BIST的优化设计,得到伪单输入跳变的测试向量集,从而达到降低待测电路功耗的目的.     

基于March C＋算法的SRAMBIST设计

为了增加存储器测试的可控性和可观测性,减少存储器测试的时间和成本开销,在此针对LEON处理器中的32位宽的SRAM进行BIST设计。采用MarchC＋算法,讨论了SRAM的故障模型及BIST的实现。设计的BIST电路可以与系统很好的相连,并且仅增加很少的输入／输出端口。仿真结果证明,BIST的电路的加入在不影响面积开销的同时,能够达到很好的故障覆盖率。