面向全同态加密的有限域FFT算法FPGA设计

大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个1624 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。     

用CPLD实现安全可靠的FPGA加密设计

基于SRAM（静态随机存储器）工艺的FPGA即现场可编程门阵列（Field Programmable Gate Array）,每次上电时都需要重新配置.为了防止上电时数据流被非法克隆,CPLD和FPGA内都有一个相同的伪随机码发生器,可以利用CPLD产生伪随机码来加密FPGA.上电配置完时,FPGA处于等待状态,且不能正常工作,此时两个伪随机序列握手比较,相同时,使FPGA工作,否则停止工作.通过对Gollman算法的研究,能达到很好的加密效果,保证了开发者的知识产权不受侵害,在现代电子、通讯等领域得到了广泛的应用.     

基于FPGA的有限域NTT算法设计与实现

大数乘法是公钥加密系统中最为核心的模块,同时,也是RSA、全同态等加密方案里最耗时的模块,因此,快速实现大数乘法是急需解决的问题。64K点有限域NTT作为大数乘法器的关键组件,文中采用并行架构实现NTT的运算,运算中基本采用加法和移位操作,以保证实现大量的并行处理,提高了处理速度。该组件在Stratix-V FPGA上得到了实现,工作在123.78 MHz频率下,运行结果表明,在FPGA上的效率是CPU上运行速度的60倍。运行结果与GMP运算库进行比较,验证了有限域64K点NTT算法的正确性。     

基于FPGA的AES密码协处理器的设计和实现

文章基于FPGA设计了一种能完成AES算法加密的密码协处理器，设计中利用VirtexⅡ系列FPGA的结构特点，对AES算法的实现做了优化。实验证明，这种实现方式用较少的电路资源达到了较高的数据吞吐率。该密码协处理器还提供了和ARM处理器的接口逻辑，实现了用于加／解密和数据输入输出的协处理器指令．作为ARM微处理器指令集的扩展，大大提高了嵌入式系统处理数据加／解的效率，实现数据的安全传输。     

基于FPGA的CFAR设计与实现

简要介绍广泛应用于雷达信号处理中的恒虚警率(CFAR)的基本原理.通过对数据流的分析,依据CFAR算法规则简单的特点,提出一种基于FPGA的实现方案,并详细介绍用FPGA实现CFAR的原理、电路组成和各部分电路的设计方法.     

FPGA设计在工作站上的实现

本文主要讲述了在工作站上实现ＦＰＧＡ设计的２种方法，并介绍了电子系统设计的一种新途径－ＶＨＤＬ语言设计。     

大整数乘法器设计

本文提出了一种有符号大整数乘法的实现算法,该算法避免了部分积的符号扩展,使部分积之间的累加比较规则,易于VLSI实现.并且文中给出了该算法的一种逻辑实现结构,这种结构减少了乘法计算过程中进位传递加法的次数,加快了乘法计算的速度.     

基于FPGA的OS-CFAR设计与实现

有序统计恒虚警率处理(OS-CFAR)是现代雷达信号处理的一种重要方法。本文首先简要介绍了OS-CFAR的算法模型,其次通过对数据流的分析,依据OS-CFAR算法的特点,提出一种基于FPGA的实现方案,并详细阐述了用FPGA实现OS-CFAR的两个关键技巧,最后给出了实现结果。     

基于FPGA的AES算法芯片设计实现

高级加密标准(AES)集安全性、高效性、灵活性于一身,研究其硬件实现具有很重要的应用价值.本文针对AES分组密码算法的结构特点,讨论了AES算法FPGA实现的优势,重点分析了加/脱密模块的实现方案,最后给出在Quartus Ⅱ下的仿真实验结果.     

基于FPGA的快速中值滤波器设计与实现

针对传统数字信号处理器件速度上的瓶颈问题,提出了一种基于FPGA的快速中值滤波器设计方法,阐述了快速中值滤波器的硬件构架设计和寄存器传输级代码的实现,对整个系统进行了仿真,并对结果进行了分析说明。     

用于全同态加密的数论变换乘法蝶形运算优化及实现

全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题。针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%。在此基础上,设计并实现了数论变换基...     

用于全同态加密的数论变换乘法蝶形运算优化及实现

全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题.针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%.在此基础上,设计并实现了数论变换基32运算单元的硬件设计架构,在SMIC 90 nm工艺下的综合结果显示,电路的最高工作频率为600 MHz,面积1.714 mm2.实验结果表明,该优化算法提升了数论变换乘法蝶形运算的计算效率.     

魔方派:面向全同态加密的存算模运算加速器设计

全同态加密(FHE)由于其可以实现隐私数据的计算,大大提高了数据的安全性而在医疗诊断、云计算、机器学习等领域取得了广泛的关注。但是全同态密码高昂的计算代价阻碍了其广泛应用。即使经过算法和软件设计优化,FHE全同态加密中一个整数明文的密文数据规模可以达到56 MByte,端侧生成的密钥最大都会达到11 k Byte。密文以及密钥数据规模过大引起严重的计算和访存瓶颈。存内计算(PIM)是一个解决该问题的有效方案,其完全消除了内存墙的延迟和功耗问题,在端侧计算大规模数据时更具优势。利用存内计算加速全同态计算的工作已经被广泛研究,但是全同态加密端侧的执行过程由于耗时的模运算也面临着执行时间的瓶颈。该文分析了BFV方案加密、解密、密钥生成操作中各个关键算子的计算开销,发现模计算的计算开销平均占比达到了41%,延迟占比中访存占97%,因此,该文提出一个名为魔方派(M²PI)的基于静态随机存取存储器(SRAM)存内计算的模运算加速器设计。实验结果表明,该文所提加速器相比CPU中模计算有1.77倍的计算速度提升以及32.76倍能量的节省。     

同态密码理论与应用进展

随着云计算、云存储等各类云服务的普及应用,云环境下的隐私保护问题逐渐成为业界关注的焦点,同态密码成为解决该问题的关键手段,其中,如何构造高效的全同态加密方案是近年来同态加密研究的热点之一。首先,该文介绍了同态密码的发展情况,从不同角度对同态加密方案进行了分类分析,着重描述了可验证全同态加密方案的研究进展。通过分析近年来公开的同态加密领域知识产权文献,对同态加密在理论研究和实际应用中所取得的进展进行了归纳总结。其次,对比分析了目前主流全同态加密库Helib, SEAL以及TFHE的性能。最后,梳理了同态加密技术的典型应用场景,指出了未来可能的研究与发展方向。

     

高速流水线结构的大整数乘法器FPGA设计与实现

大整数乘法是密态数据计算中最为耗时的基本运算操作,提高大数乘法单元的计算速度在全同态加密机器学习等应用中尤为重要.提出了一种输入数据位宽为768 kbit的高速大整数乘法器设计方案,将核心组件64 k点有限域快速数论变换(NTT)分解成16点NTT实现,并通过算法分治处理,细化16点NTT的流水线处理过程.采用加法和移...     

AES密码算法的FPGA实现与仿真

通过对高级加密标准AES算法进行描述,给出了基于FPGA设计的具体设计流程和方法。采用多轮加密过程共用一个轮运算的顺序结构。由于文中的加密模块与解密模块采用相关且不同的初始密钥和不同的密钥扩展模块,结果加强了通信的安全性。采用16位并行总线数据结构,利用16位输入128输出的 FIFO 数据缓存器对输入数据进行缓存,从而完成数据的加解密。最后通过 ISE 13.1仿真验证了该算法设计的正确性。     

基于FPGA硬件加密的设计与实现

以FPGA芯片Cyclone II系列为核心,构建FPGA硬件平台,提出一种以资源优先为目的的DES、AES加解密设计方案。通过分析S盒的非线性特征,构造新的复合域变换,避免因同构变换产生的资源损耗。加解密过程中利用轮函数硬件结构的复用,达到硬件资源占用的最小化。整体采用内嵌流水线结构,减少逻辑复杂度的同时提高处理速度。实验结果验证了FPGA硬件加密的资源占用率远低于ASIC的硬件加密,执行速度达到Gbit/s,加密性能大大提高。     

浮点数乘法器的FPGA实现

研究并完成了基于FPGA的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在MaxplusⅡ上完成了综合仿真测试。     

一种基于FPGA的单频网适配器设计和实现

设计了一种基于FPGA实现的DVB-T单频网适配器,介绍了系统的硬件结构组成和实现方法。经仿真验证,结果表明满足设计要求。