14位100 MHz流水线ADC行为级建模与仿真

传统的基于Matlab/Simulink的高速高精度流水线ADC模型对电路设计具有指导作用,但是与实际电路存在一定的差距.为了提高模型的准确性,通过分析折叠式增益增强型运放的特点,建立基于SMIC 0.18 μm混合CMOS工艺的运放传输函数和相对符合实际的数学模型.将运放建模分析结果与采用同一工艺设计的实际电路仿真结果进行对比,验证了模型的有效性.在考虑实际电路中各种非理性因素的情况下,建立14位100 MHz流水线ADC模型,给出了理想情况下与添加非理想因素后流水线ADC模型的输出指标,对实际电路的设计具有指导意义.     

16位流水线ADC系统级建模及仿真

基于MATLAB/Simulink的平台,设计并实现了16bit 100M流水线模数转换器(ADC)系统仿真的理想模型.在充分掌握流水线ADC整体结构基础上,对其基本模块进行建模,充分考虑并加入电路的非理想特性和噪声,使整个系统模型接近实际电路.在输入信号为40MH2,采样时钟频率为100MHz时,分别对理想模型和加入非理想因素后的模型进行仿真比较,得到各项性能指标.对实际电路的设计具有一定的借鉴作用.     

18bit 20MS/s流水线ADC架构及行为级模型设计

为了设计出满足高端仪器仪表、电子通信设备等应用需求的高速高精度模数转换器(Analog-to-Digital Converter,ADC),提出了一种精度为18 bit、采样率为20 MS/s的流水线ADC架构。使用Verilog-A语言对每一级流水级中的子模数转换电路(Sub-Analog-to-Digital Converter,Sub-ADC)、乘法数模转换电路(Multiplying Digital-to-Analog Converter,MDAC)等关键电路进行建模,进而搭建出该ADC的整体行为级模型,并基于Cadence的Spectre仿真平台进行仿真验证。在理想情况下,得到的有效位数(Effective Number of Bits,ENOB)为18.01 bit,信噪失真比(Signal to Noise and Distortion Ratio,SNDR)为110.44 dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为122.41 dB,验证了所设计的流水线ADC的架构和行为级模型的正确性。在加入运放有限增益、电容失配等非理想因素后,该Verilog-A行为级模型也有效反映出非理想因素对电路性能的影响。将行为级模型与数字校准算法联合仿真,证明了所设计的数字算法能够有效降低非理想因素对电路性能产生的影响。     

流水线ADC的行为级仿真

行为级仿真是提高流水线（Pipeline）ADC设计效率的重要手段。建立精确的行为级模型是进行行为级仿真的关键。本文采用基于电路宏模型技术的运算放大器模型,构建了流水线ADC的行为级模型并进行仿真。为验证提出模型的精度,以一个7位流水线ADC为例,分别进行了电路级与行为级的仿真。并做了对比。结果表明这样构建的行为级模型能较好地反映实际电路的特性,同时仿真时间大大缩短。     

一种应用于流水线ADC采样保持电路的设计

介绍了一种应用于12位、10MS/s流水线模数转换器前端的高性能采样保持（SH）电路的设计。该电路采用全差分电容翻转型结构及下极板采样技术,有效地减少噪声、功耗及电荷注入误差。采用一种改进的栅源电压恒定的自举开关,极大地减小电路的非线性失真。运算放大器为增益增强型折叠式共源共栅结构,能得到较高的带宽和直流增益。该采样保...     

一种应用于流水线ADC的采样保持电路设计

设计了一种应用于8位100 MHz采样频率流水线ADC的采样保持电路。采用电容翻转的主体结构及下级板采样技术,设计了使用共源共栅密勒补偿的两级运放。在不影响性能的前提下提出对传统栅压自举采样开关的改进方案,减小了栅压自举开关的面积。该采样保持电路采用CSMC0.18μm CMOS工艺,1.8 V电源电压进行设计。Spectre仿真并使用Matlab分析输出动态特性表明,电路达到了74.7 d B的无杂散动态范围(SFDR),信纳比(SINAD)为60.8 d B。     

CCD图像采集系统的低功耗流水线ADC设计

设计了一个适用于面阵OCD图像采集系统的10位、90MSPS流水线ADC.通过采用低功耗动态比较器和省略输入级采样保持模块使得该高速ADC具有低功耗的优点.电路设计使用Charter 0.35μm3.3V 2P4M CMOS工艺.仿真结果表明:90MHz的采样速率、3.3MHz正弦信号输入下,该ADC模块具有9.3bit的有效分辨率,最大DNL为0.5LSB,最大INL为0.8LSB,整个ADC功耗仅为35.4mW.     

流水线ADC的系统级仿真

应用模拟电路自顶向下的设计思想，用MATLAB建立了一个流水线型模数转换器的行为模型，从而可以有效确定系统结构及相关模块参数。为了对实际电路有较好的指导作用，充分考虑了电路的非理想特性和噪声。最后通过设定一个分辨率为10bit，采样频率为80MHz，1．5bit／级的经典流水线型数模转换器模型的非理想参数值和噪声参数，对ADC模型的主要性能参数进行了仿真计算。     

4-bit FLASH ADC行为级建模与仿真

基于Matlab/Simulink的平台,设计并实现了一种新型的单通道4-bit FLASH ADC行为级仿真模型,模型充分考虑到时钟抖动、失调电压、迟滞效应、比较器噪声等非理想特性,使整个系统更逼近实际电路。在输入信号为1 GHz,采样时钟频率为500 MHz时,对非理想模型进行时域及频域分析,创建的模型和系统仿真结果可为ADC系统中的误差、静态特性及动态特性研究提供借鉴。     

用于PET成像系统的流水线ADC设计

针对高性能PET前端电子微系统结构中多通道前端读出电路和高速高分辨率模数转换的特点,设计了12 bit 10 MHz的流水式ADC.整个电路主要由采样保持电路、乘法数模转换电路、子模数转换电路、延时对准电路、数字校正电路、两相不交叠时钟电路六个模块组成.电路采用TSMC 0.18μm mixed signal CMOS工艺实现.电路仿真结果表明,流水线ADC的DNL为-0.6832～0.5994 LSB,INL为-0.7997～0.7576 LSB,SNR为62.140 6dB,ENOB为10.03 bit.本文所设计的Pipelined ADC电路性能指标满足系统设计的要求.     

时间交织流水线ADC的双采样保持电路设计

基于SMIC0.18μm,1.8V工艺,设计了一种新型的双采样保持电路,可用于12bit、100MHz采样频率的时间交织流水线(Pipelined)ADC中.设计了一种采用了增益增强技术并带有一种改进的开关电容共模反馈电路的全差分运放.并且针对该双采样保持电路设计了特定的时钟发生电路.在cadence电路设计平台中利用Spectre仿真,结果表明:该采样保持电路可以实现12位、100MS/s采样速率和15mW功耗,满足系统设计要求.     

一种无需SDAC的新型流水线ADC架构——桥电位式流水线ADC架构

ADC/DAC是计算机技术的重要组成部分之一.本文提出的桥电位架构ADC,类似于流水线ADC,也是由多个StageADC采用流水线方式构成.文中提出了两个创新点：一是桥电位架构,在某个瞬间,基准电位链中必有一个基准电位既对应着模拟输入信号,又对应着数字输出信号,称桥电位,相对于流水线ADC而言,桥电位ADC中的基准电位链扩展了一项功能：将基准电位链中的桥电位直接取出与模拟输入信号相减就等于尾数电压,无需SDAC;二是翻转点ON式零损开关链,由此构成桥电位提取模块,使得桥电位只需流经仅仅一个零损开关即可被取出.这两项改进使得每个StageADC都只包含了SADC,而SDAC被摒弃.     

1．5位／级结构在流水线型ADC中的设计与应用

本文首先阐述了沟道电荷注入效应的产生机理，然后分析可以有效消除沟道电荷注入效应的开关一电容结构的底板采样技术，最后给出流水线型ADC中采用开关一电容结构的1．5位／级电路设计及仿真结果。     

一种用于12位250MSPS流水线ADC的中频采样前端

设计了一种具有中频采样功能的流水线ADC采样保持前端电路.采样保持前端电路采用基于开关电容的底板采样翻转式结构,运算放大器采用了米勒补偿型两级结构以提高信号摆幅,采样开关采用了消除衬底偏置效应的自举开关以提高中频采样特性.该采样保持前端电路被运用于一种12位250 MSPS流水线ADC,电路采用0.18μm lP5M 1.8 V CMOS工艺实现,测试结果表明该ADC电路在全速采样条件下对于20 MHz的输入信号得到的SNR为69.92 dB,SFDR为81.17 dB,-3 dB带宽达700 MHz以上,整个前端电路的功耗为58 mW.     

一种流水线ADC级间增益非线性误差的数字域补偿方法

基于流水线ADC(模数转换器)结构中级间残差放大器的增益压缩特性,合理地将其建模为奇数次幂级数形式,详细描述并分析确定了它产生的非线性失真对ADC性能的影响方式与权重.针对性地提出了数字域反向抵消方案,通过引入数字伪随机序列的方式,利用二阶统计互相关的信息自适应地辨识与逼近实际模型系数,并采用此估计值在后台实现级间增益非线性补偿过程.对14位三级流水线ADC进行系统模拟,当前两级量化精度为5位,且两级残差放大器的输出峰值点的相对增益压缩率均为5%时,经过补偿后,SFDR(无杂散失真动态范围)和SNDR(信噪失真比)指标分别从67.84dB、51.26dB提高到94.16dB、72.97dB.该方法为高精度流水线ADC的设计提供了可供参考的结论和技术解决方案.     

12位20MS/s流水线ADC的研制

流水线结构是高速高精度ADC的首选.通过对流水线ADC的结构、MDAC电路进行了研究;提出新型采样保持开关;设计了12位20 MS/s采样率流水线ADC,并基于SMIC0.35μm混合CMOS工艺进行流片实现,测试结果表明,在测试仪器只有10位精度的情况下SFDR=65 dB,SNDR=56 dB,SNR=56.9 dB,ENOB=9.1 bit,最后对测试结果进行分析.     

用于16位流水线ADC的高速动态比较器设计

介绍一种用于16位100MS/s流水线ADC中第一级子ADC的开关电容高速动态比较器电路,在传统的前置放大器加锁存比较电路结构的基础上,设计再生比较器的复位信号,增加失调消除反馈环路,当输入信号在各基准电压判定点附近一定范围内时交叉输出0、1电平,一方面均衡噪声,另一方面消除因工艺制造失配等带来的失调误差的影响。电路采用0.18μm 1.8V1P5MCMOS工艺,在1.8V条件下传输延时约300ps,转换速率约100ps,功耗约250μA,失调电压仅约0.2mV,可以满足16位流水线ADC对比较器性能的要求。     

一种用于流水线ADC采样保持电路的设计

介绍一种用于流水线ADC的采样保持电路。该电路选取电容翻转式电路结构,不仅提高整体的转换速度,而且减少因电容匹配引起的失真误差;同时使用栅压自举采样开关,有效地减少了时钟馈通和电荷注入效应;采用全差分运算放大器能有效的抑制噪声并提高整体的线性度。该采样保持电路的设计是在0.5μm CMOS工艺下实现,电源电压为5 V,采样频率为10 MHz,输入信号频率为1 MHz时,输出信号无杂散动态范围(SFDR)为73.4 dB,功耗约为20 mW。     

一种应用于流水线ADC的自适应后台校正技术

流水线模数转换器(Pipeline ADC)是一种应用广泛的模数转换器结构,可以同时实现高速和高精度性能。然而电路的非理想性严重制约着流水线ADC的性能。提出了一种自适应数字技术,通过使用低速但准确的ADC作为基准,与待校正的流水线ADC并联,并将两者的数字输出的差值送入数字自适应滤波器中进行处理,使流水线ADC的输出不断逼近低速但准确的ADC输出,从而达到数字校正的目的。仿真结果表明,这种方法可以有效去除包括电容失配、有限运放增益、运放失调在内的误差。     

一种10位50MHz流水线模数转换器的设计

采用每级1.5 bit和每级2.5 bit相结合的方法设计了一种10位50 MHz流水线模数转换器。通过采用自举开关和增益自举技术的折叠式共源共栅运算放大器,保证了采样保持电路和级电路的性能。该电路采用华润上华(CSMC)0.5μm 5 V CMOS工艺进行版图设计和流片验证,芯片面积为5.5 mm2。测试结果表明:该模数转换器在采样频率为50 MHz,输入信号频率为30 kHz时,信号加谐波失真比(SNDR)为56.5 dB,无杂散动态范围(SFDR)为73.9 dB。输入频率为20 MHz时,信号加谐波失真比为52.1 dB,无杂散动态范围为65.7 dB。