一种基于与非锥簇架构FPGA输入交叉互连设计优化方法

该文针对与非锥(And-Inverter Cone, AIC)簇架构FPGA开发中面临的簇面积过大的瓶颈问题,对其输入交叉互连设计优化进行深入研究,在评估优化流程层次,首次创新性提出装箱网表统计法对AIC簇输入和反馈资源占用情况进行分析,为设计及优化输入交叉互连结构提供指导,以更高效获得优化参数。针对输入交叉互连模块,在结构参数设计层次,首次提出将引脚输入和输出反馈连通率分离独立设计,并通过大量的实验,获得最优连通率组合。在电路设计实现层次,有效利用AIC逻辑锥电路结构特点,首次提出双相输入交叉互连电路实现。相比于已有的AIC簇结构,通过该文提出的优化方法所得的AIC簇自身面积可减小21.21%,面积制约问题得到了明显改善。在实现MCNC和VTR应用电路集时,与Altera公司的FPGA芯片Stratix IV(LUT架构)相比,采用具有该文所设计的输入交叉互连结构的AIC架构FPGA,平均面积延时积分别减小了48.49%和26.29%;与传统AIC架构FPGA相比,平均面积延时积分别减小了28.48%和28.37%,显著提升了FPGA的整体性能。     

基于与非锥的新型FPGA逻辑簇互连结构研究

该文针对新型FPGA可编程逻辑单元与非锥(And-Inverter Cone, AIC)的结构特性,提出一系列方案以得到优化的逻辑簇互连结构,包括：移除输出级交叉矩阵,单级反相交叉矩阵,低负载电路优化,将反馈和输出选择功能分开,限制AIC输出级数的基础上移除中间级交叉矩阵,与LUT架构进行混合等。通过大量的实验,得出针对面积延时积最优的AIC簇互连结构,与Altera公司的FPGA芯片Stratix-IV结构相比,该结构逻辑功能簇本身面积减小9.06%, MCNC应用电路集在基于优化的AIC FPGA架构上实现的平均面积延时积减小40.82%, VTR应用电路集平均面积延时积减小17.38%;与原有的AIC结构相比,簇面积减小23.16%, MCNC应用电路集平均面积延时减小27.15%, VTR应用电路集平均面积延时积减小15.26%。     

一种基于AND-LUT的混合FPGA结构

提出了一种混合FPGA新结构--新颖的AND-LUT阵列结构.其创新之处在于由可编程逻辑簇(Cluster)和相关的连接盒(CB)组成的可编程逻辑单元片(Tile)可以根据应用需要灵活地配置成PLA或LUT,前者较适合于高扇入逻辑,后者较适合于低扇入逻辑.因此,结合两者优点的新颖AND-LUT阵列结构在实现各种输入的用户逻辑时都能保持很好的逻辑利用率.MCNC电路测试结果进一步表明,同一逻辑电路在文中提出的混合FPGA新结构中实现与在基于LUT的对称FPGA结构中实现相比,面积平均可节省46%,因而大大提高了FPGA器件的逻辑利用率.     

一种基于AND-LUT的混合FPGA结构

提出了一种混合FPGA新结构--新颖的AND-LUT阵列结构.其创新之处在于由可编程逻辑簇(Cluster)和相关的连接盒(CB)组成的可编程逻辑单元片(Tile)可以根据应用需要灵活地配置成PLA或LUT,前者较适合于高扇入逻辑,后者较适合于低扇入逻辑.因此,结合两者优点的新颖AND-LUT阵列结构在实现各种输入的用户逻辑时都能保持很好的逻辑利用率.MCNC电路测试结果进一步表明,同一逻辑电路在文中提出的混合FPGA新结构中实现与在基于LUT的对称FPGA结构中实现相比,面积平均可节省46%,因而大大提高了FPGA器件的逻辑利用率.     

一种采用四/五输入可配置查找表结构和优化进位链的新型FPGA

本文提出了一种FPGA可编程逻辑单元中新型的查找表结构和进位链结构。查找表被设计为同时支持四输入和五输入的结构,可根据用户需要进行配置,且不增加使用的互连资源;在新型的进位链中针对关键路径进行了优化。最后在可配置逻辑单元中插入了新设计的可配置扫描链。该可编程逻辑单元电路采用0.13μm 1P8M 1.2/2.5/3.3V Logic CMOS工艺制造。测试结果显示可正确实现四/五输入查找表功能,且进位链传播前级进位的速度在同一工艺下较传统进位链结构提高了约3倍,同时整个可编程逻辑单元的面积较之前增大了72.5%。结果还显示,本文设计的FPGA在仅使用四输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4/Virtex 5/Virtex 6/Virtex 7系列FPGA;在仅使用五输入查找表时,逻辑资源利用率高于Virtex II/Virtex 4系列FPGA。     

可重构非线性布尔函数利用率模型研究与硬件设计

为解决序列密码中非线性布尔函数(Non-Linear Boolean Function, NLBF)硬件资源利用率低的问题,该文对以查找表(Look-Up Table, LUT)为基本构件的利用率模型进行研究,并结合适配算法的前期处理结果确定影响硬件利用率的3个基本参数(LUT大小、单元规模和输入端口数目);在此基础上,以变量频次为约束实现NLBF的映射,完成非线性运算单元的设计,单元支持多路并行处理。在SMIC 180 nm下进行逻辑综合,并行度为32时,工作频率达到241 MHz,吞吐率为7.71 Gb/s;对不同NLBF进行利用率评估,利用率均达到91.14%以上,并且随着并行度增加,利用率不断增大。     

基于分解的多路选择器工艺映射方法设计

针对Virtex-7系列FPGA架构,提出了一种基于分解的多路选择器工艺映射方法。选取多个细粒度规则多路选择器作为基准单元,将对应的优质工艺网表保存为模板,将N选1多路选择器递归分解为若干层紧密连接的基准单元并基于模板实现其优化映射。对比所提方法与综合工具Vivado及ABC的多路选择器工艺映射效果,实验数据表明该方法与Vivado相比可平均减少1.01%的查找表（LUT）开销与5.61%的时延,与ABC相比可平均减少20.82%的LUT开销与29.51%的时延,而且该方法时间复杂度低,平均运行速度比ABC快4.28倍。     

SRAM型FPGA单粒子翻转故障定位注入研究

针对SRAM型FPGA用户设计电路可靠性评测问题,提出了一种基于FPGA配置资源位置的模拟FPGA单粒子翻转故障的定位注入方法。分别从SRAM型FPGA中的配置逻辑资源与用户逻辑资源两个方面对此方法进行了详细介绍,并且通过对LUT与BRAM两种资源的故障注入试验说明了此方法的有效性。对故障注入方法、故障注入系统、故障注入试验进行了介绍,说明了故障定位注入方法能够对用户设计电路中用到的关键资源进行测试,资源覆盖率高、耗时短,为针对大量配置逻辑资源进行故障定位注入,实施反复测试提供了时效前提,具有很强的实用性。     

一种LUT型胚胎电子阵列的功能分化方法

针对LUT型胚胎电子阵列功能分化方法的不足,提出了一种新型的LUT型胚胎电子阵列功能分化方法,根据目标电路的功能描述,通过前端综合、逻辑优化、逻辑映射、打包等操作,将目标电路转换为电子细胞为基本节点的电路形式,通过物理映射、基因库生成,将电路映射到阵列上,确定阵列中每个细胞的功能、连接,最终生成目标电路的基因库并确定每个细胞的表达基因,完成胚胎电子阵列的功能分化.该方法无需对计算过程中每一代电路进行功能评估,运算量小,计算速度快,为基于LUT型胚胎电子阵列的自修复电路应用提供了设计方法.最后,使用一个算例阐述了功能分化过程,并通过多个电路验证了该方法的分化速度.     

拆分粒度对FPGA可拆分逻辑结构性能的影响

可编程逻辑块是现场可编程门阵列(FPGA)的核心组成部分(主要由查找表(LUT)和寄存器构成),它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以6-LUT作为研究对象,从拆分粒度的角度出发,研究不同的可拆分因子(N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的FPGA CAD工具(ABC和VPR)和VPR测试电路集,实验结果表明：a) 不同可拆分因子对电路关键路径延时影响不大;b) 可拆分因子为2时,电路使用资源的面积和面积-延时积均最小,呈现更好的性能。     

Path reuse-aware routing for non-volatile memory based FPGAs

Non-volatile memory-based FPGAs (NV-FPGAs) are expected to replace traditional SRAM-based FPGAs to achieve higher scalability and lower power consumption. Yet the slow write performance of NVMs not only challenges FPGA reconfiguration speed and overhead but also constrains the programming cycles of FPGAs. To efficiently configure switch boxes, the majority component of an FPGA, this paper presents a routing path reuse technique. The reconfiguration cost of routing resources is first modeled mathematically and then minimized through a reuse-aware routing algorithm, which is incorporated into the standard VTR CAD tool. Experiments on standard MCNC and Titan benchmarks show that the proposed scheme is able to achieve as much as 58% path reuse rate and reduce as much as 45% configuration cost for routing resources.     

基于SOI的抗辐射加固FPGA芯片

介绍抗辐射VS1000 FPGA芯片架构及其设计实现。改进的基于3输入查找表的多模式逻辑单元,与传统的基于4输入查找表相比,可以提高约12%的逻辑利用率。逻辑模块由两个逻辑单元组成,可以被配置成两种工作模式：LUT模式和分布式RAM模式。新颖的层次化布线通道模块和开关模块可以极大的提高布线资源的布通率。VS1000芯片包括392个可编程逻辑单元,112个用户IO以及与IEEE 1149.1兼容的边界扫描逻辑,采用0.5 um部分耗尽绝缘体上硅CMOS工艺全定制设计并流片。功能测试结果表明, 芯片软硬件能够成功配合且实现用户特定功能。抗辐照实验结果表明,抗总剂量水平超过100Krad(Si), 抗瞬态剂量率水平超过1.510¹¹rad(Si)/s,抗中子注入量水平达到110¹⁴ n/cm²。     

LUT尺寸对FPGA面积和延迟影响的理论分析

在分析隔离岛式FPGA结构的基础上,提出了基于LUT的面积和延迟模型,用于分析LUT尺寸对FPGA面积和性能的影响.结果表明利用计算模型得到的最佳LUT尺寸与实验结论一致:4-LUT获得最好的面积有效性,5-LUT获得较好的延迟.     

Theoretical Analysis of Effect of LUT Size on Area and Delay of FPGA

Based on architecture analysis of island style FPGA,area and delay models of LUT FPGA are proposed.The models are used to analyze the effect of LUT size on FPGA area and performance.Results show optimal LUT size obtained by computation models is the same as that from experiments:a LUT size of 4 produces the best area results,and a LUT size of 5 provides the better performance.     

基于FPGA的FIR滤波器设计与仿真

FIR数字滤波器以其良好的线性相位特性被广泛使用,属于数字信号处理的基本模块之一.FPGA具有的灵活的可编程逻辑可以方便地实现高速数字信号处理.为了提高实时数字信号处理的速度,利用FPGA芯片内部的ROM实现一种查找表结构的FIR数字滤波器.并用MATLAB对实验结果进行仿真和分析,证明了设计的可行性.     

Exploration and optimization of a homogeneous tree-based application specific inflexible FPGA

An Application Specific Inflexible FPGA (ASIF) is a modified form of an FPGA which is designed for a predefined set of applications that operate at mutually exclusive times. An ASIF is a compromise between FPGAs and Application Specific Integrated Circuits (ASICs). Compared to an FPGA, an ASIF has reduced flexibility and improved density while compared to an ASIC, it has larger area but improved flexibility. This work presents a new homogeneous tree-based ASIF and uses a set of 16 MCNC benchmarks for experimentation. Experimental results show that, on average, a homogeneous tree-based ASIF gives 64% area gain when compared to an equivalent tree-based FPGA. Further, the experiments are performed to explore the effect of look-up table (LUT) and arity size on a tree-based ASIF. Later, comparison between tree and mesh-based ASIF is performed and results show that tree-based ASIF is 12% smaller in terms of routing area and consumes 77% less wires than mesh-based ASIF. Finally the quality comparison between two ASIFs reveals that, on average, tree-based ASIF gives 33% area gain as compared to mesh-based ASIF.     

On area/depth trade-off in LUT-based FPGA technology mapping

In this paper, we study the area and depth trade-off in lookup-table (LUT) based FPGA technology mapping. Starting from a depth-optimal mapping solution, we perform a sequence of depth relaxation operations and area-minimizing mapping procedures to produce a set of mapping solutions for a given design with smooth area and depth trade-off. As the core of the area minimization step, we have developed a polynomial time optimal algorithm for computing an area-minimum mapping solution without node duplication for a K-bounded general Boolean network, which makes a significant step towards complete understanding of the general area minimization problem in FPGA technology mapping. The experimental results on MCNC benchmark circuits show that our solution sets outperform the solutions produced by most existing mapping algorithms in terms of both area and depth minimization     

基于SRAM型FPGA单粒子效应的故障传播模型

SRAM型FPGA在辐射环境中易受到单粒子翻转的影响,造成电路功能失效.本文基于图论和元胞自动机模型,提出了一种针对SRAM型FPGA单粒子效应的电路故障传播模型.本文将单粒子翻转分为单位翻转和多位翻转来研究,因为多位翻转模型还涉及到了冲突处理的问题.本文主要改进了耦合度的计算方式,通过计算FPGA布局布线中的相关配置位,从而使得仿真的电路故障传播模型更接近于实际电路码点翻转的结果,与以往只计算LUT相关配置位的方法比较,平均优化程度为19.89%.最后阐述了本模型在故障防御方面的一些应用,如找出最易导致故障扩散的元胞.